SU1190499A1

SU1190499A1 - Цифрова лини задержки

Info

Publication number: SU1190499A1
Application number: SU833653726A
Authority: SU
Inventors: Василий Аверьянович Максимов; Николай Петрович Корнышев
Original assignee: Предприятие П/Я А-1335
Priority date: 1983-10-18
Filing date: 1983-10-18
Publication date: 1985-11-07

Abstract

ЦИФРОВАЯ ЛИНИЯ ЗАДЕРЖКИ , содержаща первое запоминающее устройство, формирователь тактовых сигналов , первый выход которого соединен с первым входом первого формировател адресных сигналов, адресные выходы которого соединены с адресными входами первого запоминающего устройства, отличающа с тем, что, с целью повыщени разрещающей способности линии задержки и уменьшени потребл емой мощности, в него введены второй формирователь адресных сигналов , второе запоминающее устройство. адресные входы которого соединены с адресными выходами второго формировател адресных сигналов, первый вход которого объединен с первым входом первого формировател адресных сигналов, элемент задержки на один такт первый и второй входы которого соединены соответственно с первым и вторым выходами формировател тактовых сигналов и с первым и вторым входами делител на два, один выход которого соединен с вторым входом первого формировател адресных сигналов и с управл ющим входом первого запоминающего устройства, а другой - с вторым входом второго формировател адресных сигналов и с управл ющим входом второго запоминающего устС ройства, выход элемента задержки на один такт вл етс выходом устройства, а его (Л третий вход подключен к объединенным выходами первого и второго запоминающих устройств, объединенные информационные входы которых вл ютс входом цифровой линии задержки. со о ;с со

Description

Изобретение относитс к импульсной технике и может быть использовано дл обработки видеосигнала, при построении аппаратуры телевизионной автоматики, в частности при построении счетчиков количества объектов , анализаторов изображений объектов.

Цель изобретени - повышение разрешающей способности линии задержки за счет повышени тактовой частоты и уменьшение потребл емой мошности.

На чертеже приведена структурна схема цифровой линии задержки.

Цифрова лини задержки содержит формирователь 1 тактовых сигналов, первый выход которого соединен с первыми входами делител 2 на два, первого 3 и второго 4 формировател адресных сигналов, адресные выходы которых подключены соответственно к адресным входам первого 5 и второго 6 запоминаюших устройств, управл юшие входы которых соединены соответственно с вторыми входами формирователей 3 и 4 сигналов и соответственно с первым и вторым выходами делител на два. Объединенные информационные входы запоминаюш ,их устройств 5 и 6 вл ютс входом устройства задержки, а их объединенные выходы подключены к третьему входу элемента 7 задержки на один такт, выход которого вл етс выходом устройства, а первый и второй входы которого подключены соответственно к первому выходу формировател 1 тактовых сигналов и к второму выходу формировател 1 тактовых сигналов , соединенному с вторым входом делител 2 на два.

Формирователь 1 тактовых сигналов содержит , например, генератор тактовых импульсов и источник синхронизируюш,их импульсов , первый и второй выходы его вл ютс соответственно выходами синхронизирующего и тестового импульсов. Делитель 2 на два может быть выполнен в виде счетного триггера, его первый вход установочный , а второй - счетный, формирователи 3 и 4 сигналов могут быть выполнены в виде счетчиков, их первые входы-установочные , а вторые - счетные, запоминающие устройства 5 и 6 вл ютс типовыми элементами оперативной пам ти. В качестве элемента задержки 7 на один такт может быть использован, например, Д-триггер первый его вход установочный, второй - тактовый, а третий - информационный.

Устройство работает следуюшим образом. Во врем действи синхронизирующего импульса, начало и конец которого синхронизированы тактовой частотой формировател 1 тактовых сигналов, формирователи адресных сигналов 3 и 4, делитель 2 на два, элемент 7 задержки на один такт устанавливаютс в исходное состо ние, при котором формирователи 3 и 4 адресных сигналов устанавливаютс в нулевое состо ние, а делитель 2 на два в состо ние, при котором, например, запоминаюшее устройство 5 будет находитьс в режиме «запись, а запоминающее устройство 6 - в режиме «считывание . Элемент 7 задержки на один такт при этом вырабатывает сигнал уровн «О, независимо от информации, считываемой с первой чейки запоминающего усройства 6. С приходом на счетный вход делител на два первого тактового сигнала пр мого хода строчной развертки, запоминающие

0 устройства 5 и 6 измен ют режимы работы, а к содержимому формировател 3 адресных сигналов прибавитс «1.

В результате в соответствии с установ . ленным адресом в запоминающем устройстве 5 производитс считывание информации с второй чейки пам ти, а в запоминающем устройстве 6 - запись в первую чейку пам ти в соответствии с уровнем сигнала на входной шине. На выходе элемен0 та 7 задержки на один так выдаетс информаци , считанна с первой чейки пам ти запоминающего устройства 6 во врем действи синхронизирующего импульса, котора запишетс на элемент 7 задержки на один такт по первому тактовому сигналу пр мого хода строчной развертки.

По началу второго тактового сигнала формирователь 4 адресных сигналов измен ет свое начальное состо ние на «1, а запоминающее устройство 5 переходит в

режим считывани с второй чейки пам ти. Элемент 7 задержки на один такт при этом выдает значение информации, считанной с второй чейки пам ти запоминающего устройства 5. Далее происходит последовательное считывание с последующих чеек пам ти . С приходом следующего синхронизирующего импульса устройство возвращаетс в указанное состо ние. Далее цикл работы повтор етс .

Claims

ЦИФРОВАЯ ЛИНИЯ ЗАДЕРЖКИ, содержащая первое запоминающее устройство, формирователь тактовых сигналов, первый выход которого соединен с первым входом первого формирователя адресных сигналов, адресные выходы которого соединены с адресными входами первого запоминающего устройства, отличающаяся тем, что, с целью повышения разрешающей способности линии задержки и уменьшения потребляемой мощности, в него введены второй формирователь адресных сигналов, второе запоминающее устройство, адресные входы которого соединены с адресными выходами второго формирователя адресных сигналов, первый вход которого объединен с первым входом первого формирователя адресных сигналов, элемент задержки на один такт, первый и второй входы которого соединены соответственно с первым и вторым выходами формирователя тактовых сигналов и с первым и вторым входами делителя на два, один выход которого соединен с вторым входом первого формирователя адресных сигналов и с управляющим входом первого запоминающего устройства, а другой — с вторым входом второго формирователя адресных сигналов и с управляющим входом второго запоминающего устройства, выход элемента задержки на один § такт является выходом устройства, а его третий вход подключен к объединенным выходами первого и второго запоминающих устройств, объединенные информационные входы которых являются входом цифровой линии задержки.

выход

SU ... 1190499 >