KR940017861A - 엔티에스씨/에치디티브이 듀얼 리시버의 라이트리플러 - Google Patents

엔티에스씨/에치디티브이 듀얼 리시버의 라이트리플러 Download PDF

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Abstract

NTSC/HDTV 듀얼 리시버에 있어서, 수신되는 각 라인의 NTSC 영상 데이터를 4:3의 에스펙트비 또는 16:9의 엑스펙트비를 갖는 HDTV 포멧으로 변환시키기 위한 라인 트리플러가 제시되었다.
이 라인 트리플러는 라이트 인에이블 신호와 리드 인에이블 신호를 발생하는 제어신호 발생기; 상기 라이트 인에이블 신호에 의해 수신된 각 라인의 NTSC 신호를 트리플링시켜 3라인으로 라이트하고, 라이트된 3라인의 신호를 상기 리드 인에이블 신호에 의해 순차적으로 리드하는 FiFo 라인 메모리부를 구비한다.

Description

엔티에스씨/에치디티브이 듀얼 리시버의 라인트리플러
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명의 라인 트리플러(200)를 포함한 NTSC/HDTV듀얼 리시버의 구성을 나타내는 블록 다이어그램, 제5도는 본 발명에 의한 라인 트리플러(200)의 FiFo 메모리부(50)를 나타내는 블록 다이어그램, 제6도는 본 발명에 의한 라인 트리플러(200)의 제어신호 발생부(60)를 나타내는 블록 다이어그램.

Claims (30)

  1. 복수의 라이트 인에이블 신호와 복수의 리드 인에이블 신호를 발생하는 제어신호 발생수단; 상기 복수의 라이트 인에이블 신호에 의해 수신된 각 라인의 NTSC신호를 소정의 샘플링 레이트로서 트리플링시켜 3라인으로 라이트하고, 라이트 된 3라인의 신호를 상기 복수의 리드 인에이블 신호에 의해 소정의 샘플링 레이트로서 순차적으로 리드하는 FiFo라인 메모리수단; 을 구비함을 특징으로 하는 NTSC/HDTV 듀얼 리시버의 라인 트리플러.
  2. 제1항에 있어서, 제어신호 발생수단은, 사용자의 선택에 따라서, 16:9의 에스펙트비를 갖는 영상 디스플레이를 위해 제1모드 선택신호(MS1) 또는 4:3의 에스펙트비를 갖는 영사 디스플레이를 위한 제2모드 선택신호(MS2)를 발생하는 모드 선택 신호 발생기(60a); 제1모드선택신호(MS1)에 의해 제1주파수의 라이트용 클럭신호와 제2주파수의 리드용 클럭신호, 그리고 제2모드선택신호(MS2)에 의해 제1주파수의 라이트용 클럭신호와 제3주파수의 리드용 클럭신호를 발생하는 클럭신호 발생기(60b); 입력되는 NTSC 영상 신호로 부터 NTSC 수평동기 신호를 검출하는 수평 동기 신호 검출기(60c); NTSC 수평 동기 신호와 제1주파수의 라이트용 클럭신호를 입력하고, 1구평구간마다 서로 반대 레벨을 갖는 제1라이트 인에이블(WE1)신호와 제2라이트 인에이블 신호(WE2)를 교대로 발생하는 라이트 인에이블 신호 발생기(60d); 상기 제2주파수의 리드 클럭신호 또는 제3주파수의 리드 클럭신호와 상기 수평동기 신호(Hsync)를 입력하고, 각NTSC 수평 구간에서 제2주파수의 리드 클럭신호에 대한 3개의 수평 동기 신호를 발생하는 제1수평동기 신호발생부(60e); 상기 제2주파수의 리드클럭신호 또는 제주파수의 리드 클럭신호와 제1수평동기 신호발생기(60e)로부터 출력되는 3개의 수평 동기 신호를 입력하고, 이3개의 수평동기신호가 입력할때마다 제2주파수의 리드 클럭신호에 대한 제1중간 신호를 발생하는 제1중간 신호 발생기(60f); 제2주파수의 클럭신호 또는 제3주파수의 클럭신호와 상기 NTSC 수평 동기신호(Haync)를 입력하고, 각 NTSC 수평 구간(1H)에서 제2주파수의 리드 클럭 신호에 대한 제2중간신호를 발생하는 제2중간신호 발생기(60g); 제2주파수의 클럭신호 또는 제3주파수의 클럭신호와 상기 NTSC 수평 동기 신호(Haync)를 입력하고, 각 NTSC수평구간에서 제2주파수의 리드 클럭신호에 대한 제3중간 신호를 발생하는 제3중간신호 발생기(60h); 제2주파수 또는 제3주파수의 리드 클럭신호와 상기 NTSC 수평동기신호(Haync)를 입력하고, 각 NTSC 수평 구간에서 제3주파수의 리드클럭 신호에 대한 3개의 수평 동기 신호를 발생하는 제2수평 동기 신호 발생기(60i); 제2주파수 또는 제3주파수의 리드 클럭신호와 제2수평동기 신호 발생기(60i)로부터 3개의 수평 동기 신호를 입력하고, 이 3개의 수평 동기 신호가 입력할 때마다 제3주파수의 리드 클럭신호에 대한 제4중간신호를 발생하는 제4중간 신호발생기(60j); 제2주파수 또는 제3주파수의 클럭신호와 상기 NTSC 수평 동기 신호(Haync)를 입력하고, 각 NTSC 수평 구간에서 제3주파수의 리드 클럭신호에 대한 제5중간 신호를 발생하는 제5중간 신호 발생기(60k);제2주파수 또는 제3주파수의 리드 클럭신호와 상기 NTSC 수평동기신호(Haync)를 입력하고, 각 NTSC 수평 구간에서 제3주파수의 클럭신호에 대한 제6 중간 신호를 발생하는 제6중간 신호 발생기(601); 제1내지 제6중간신호를 입력하고 모드 선택 신호 발생기(60a)로부터 제 1모드 선택신호(MS1)가 인가되면 제1내지 제3중간신호를 선택하고 제2 모드 선택 신호(MS2)가 인가되면 제4 내지 제6중간신호를 선택하여 출력하는 멀티플렉서(60m);클럭신호 발생기(60b)로 부터 제2주파수 또는 제3주파수의 클럭신호를 입력하고, 상기 제1라이트 인에이블신호(WE1)와 제2라이트 인에이블 신호(WE2)는 소정 시간 지연시킨후 통과시키고, 멀티플렉서(60m)로 부터 출력된 3개의 중간 신호를 조립하여 두 NTSC수평 구간을 단위로 제1내지 제6의 리드 인에이블 신호(RE1-RE8)를 순차적으로 발생하는 디멀티플렉서(60n);로 구성되고, 상기 FiFo 라인 메모리 수단(50)은, 상기 제1주파수의 리드용 클럭신호를 가지고 입력되는 NTSC 영상신호를 라인 단위로 일시 저장한 후 출력하는 제1래치회로(50a);제1주파수의 라이트용 클럭신호를 가지고 제1라이트 인에이블 신호(WE1)에 의해 제1래치 회로 (50a)로부터 출력되는 일라인의 MTSC 영상 신호를 동시에 저장하고, 순차적으로 입력되는 상기 제1리드 인에이블 신호(RE1)와 제2리드 인에이블 신호 (RE2) 및 제3리드 인에이블 신호(RE3)에 의해 상기 제2주파수 또는 제3주파수의 리드용 클럭신호를 가지고 저장된 일 라인의 NTSC 영상 신호를 차례로 출력하는 제1FiFo 라인 메모리(50b)와 제2FiFo 라인 메모리(50c) 및 제3FiFo 라인 메모리(50d);상기 제1주파수의 라이트용 클럭신호를 가지고 제2라이트 인에이블 신호(WE2)에 의해 제1래치 회로(50a)로 부터 출력되는 일 라인의 NTSC 영상 신호를 동시에 저장하고, 상기 제2주파수 또는 제3주파수의 리드용 클럭신호를 가지고 차례로 입력되는 제4리드 인에이블 신호(RE4)와 제5리드 인에이블 신호(RE6)및 제6리드 인에이블 신호(RE6)에 의해 저장된 일 라인의 NTSC 영상 신호를 차례로 출력하는 제4FiFo 라인 메모리(50e)와 제5FiFo 라인 메모리(50f)및 재6FiFo 라인 메모리(50g); 상기 클럭신호 발생기(60b)의 출력신호를 클럭신호로 입력하고, 제1내지 제3FiFo 라인 메모리(50b-50d) 또는 제4내지 제6FiFo라인 메모리(50e-50g)로 부터 출력되는 3라인의 NTSC 영상 신호를 일시 저장한후 출력하는 제2래치 회로(50h);로 구성됨을 특징으로 하는 NTSC/HDTV 듀얼 리시버의 라인 트리플러.
  3. 제2항에 있어서, 상기 라이트 인에이블 신호 발생기(60d)는 소정의 카운터용 제1리셋트 신호를 발생하는 제1리셋트 신호 발생부(60d1);상기 NTSC 수평동기신호(Hsync)의 클럭신호 발생기(60b)로 부터 출력되는 리이트용 클럭신호 및 상기 제1리셋트 신호를 이용하여 카운터용 제2리셋트 신호를 발생하는 제2리셋트 신호 발생부(60d2); 클럭신호 발생기(60b)로 부터 출력되는 라이트 클럭신호와 제2리셋트 신호발생부(60d2)로 부터 출력되는 카운터용 제2리셋트 신호를 이용하여 소정수를 카운트하는것에 의해 제1라이트 인에이블 신호(WE1)를 출력하는 제1카운팅부(60d3); 상기 수평 동기 신호 검출기(60c)로 부터 출력되는 NTSC 수평동기 신호(Hsync)와 클럭신호 발생기(60b)로 부터 출력되는 라이트 클럭신호를 이용하여 소정 수를 카운트 하는 것에 의해 최초 1NTSC 수평 구간(1H)중에서는 제1레벨의 논리신호를 이후에는 제2레벨의 논리신호를 출력하는 제2카운팅부(60d4); 제1카운팅부(60d3)로부터 출력되는 제1라이트 인에이블 신호(WE1)와 제2카운팅부(60d4)의 출력 신호를 입력하고, 제2카운팅부(60d4)의 출력신호가 제1레벨의 논리신호이면 제2라이트 인에이블 신호(WE2)로서 제1레벨의 논리 신호를, 제2카운팅부(60d4)의 출력신호가 제2레벨의 논리 신호이면 제2라이트 인에이블 신호(WE2)로서 제1라이트 인에이블 신호(WE2)와 반대되는 레벨의 논리신호를 출력하는 논리연산부(60d5);로 구성됨을 특징으로 하는 NTSC/HDTV 듀얼 리시버의 라인트리플러.
  4. 제3항에 있어서, 제2리셋트 신호 발생부(60d2)는, 상기 제1리셋트 신호를 리셋트 신호로 입력하고 수평 동기신호 검출기(60c)의 NTSC 수평동기신호(Hsync)를 클럭신호로 입력하는 제1카운터(IC1); 상기 제1카운터(IC1)의 출력신호를 입력신호로 하고 클럭신호 발생기(60b)의 라이트용 출력신호를 클럭신호로서 입력하는 제1D 플립플럽(IC2); 제1D 플립플럽(IC2)의 출력신호를 입력신호로 하고 클럭신호 발생기(60b)의 라이트용 출력신호를 클럭신호로 하는 제2D 플립플럽(IC3); 제2D 플립플럽(IC3)의 출력신호를 반전시키는 제1반전게이트(IC4); 제1카운터(IC1)의 출력신호와 제1반전 게이트(IC4)의 출력신호를 두 입력신호로 하는 앤드게이트(IC5); 앤드 게이트(IC5)의 출력신호를 반전시키는 제2반전게이트(IC6); 제2반전게이트(IC6)의 출력신호를 입력신호로 하고, 클럭신호 발생기(60b)의 라이트용 출력신호를 클럭신호로 하는 제3D 플립플롭(IC7); 제3D 플립플롭(IC7)의 출력신호를 입력신호로 하고 클럭신호 발생시(60b)의 라이트용 출력신호를 클럭신호로 하는 제4D 플립플럽(IC8); 제3D 플립플럽(IC7)의 출력신호를 반전시키는 제3반전게이트(IC9);제3반전게이트(IC9)와 제4D플립플럽(IC8)의 출력신호를 두 입력신호로 하고, 제2리셋트 신호를 출력하는 제1낸드 게이트(IC10);로 구성됨을 특징으로 하는 NTSC/HKTV 듀얼 리시버의 라인트플러.
  5. 제3항에 있어서, 상기 제1카운팅부(60d3)는 제2리셋트 신호 발생부(60d2)의 출력신호를 리셋트 신호로 하고, 클럭신호 발생기(60b)의 라이트용 출력신호를 클럭신호로 하고, 소정수를 카운트하여 캐리신호를 발생하는 제1카운터(IC11); 제2리셋트 신호 발생부(60d2)의 출력신호를 리셋트 신호로 하고, 클럭신호 발생기(60b)의 라이트용 출력신호를 클럭신호로 하며, 제1카운터(IC11)로 부터 출력된 캐리신호를 소정수까지 카운트하여 캐리신호를 발생하는 제2카운터(IC12); 제2리셋트 신호 발생기(60d2)의 출력신호를 리세트 신호로 하고, 클럭신호 발생기(60b)의 라이트용 출력신호를 클럭신호로 하며, 제2카운터(IC12)로 부터 입력된 캐리신호를 소정수까지 카운트한 후 제1라이트 인에이블 신호(WE1)를 출력하는 제3카운터(IC13); 클럭신호 발생기(60b)의 출력신호를 클럭신호로 하고, 제3카운터(IC13); 로 부터 출력된 제1라이트 인에이블 신호(WE1)를 소정시간 지연시켜 최종의 제1라이트 인에이블 신호로서 출력하는 제1D플립플롭(IC14); 제3카운터(IC13)의 출력신호를 반전시킨후 제1내지 제3카운터(IC11-IC13)에 공통으로 인에이블/디스어블(disable)신호로 출력하는 제1반전게이트(IC15); 로 구성됨을 특징으로 하는 NTSC/HDTV듀얼 리시버의 라인 트리플러.
  6. 제3항에 있어서, 제2카운팅부(60d4)는 수평 동기 신호 검출기(60c)의 출력신호를 입력신호로 하고, 클럭신호 발생기(60b)의 라이트용 출력신호를 클럭신호로 하는 제1D플립플럽(IC16); 제1D플립플럽(IC16)의 출력신호를 입력신호로 하고, 클럭신호 발생기(60b)의 라이트용 출력신호를 클럭신호로 하는 제2D플립플럽(IC17); 제2D플립플럽(IC17)의 출력신호를 입력신호로 하고, 클럭신호 발생기(60b)의 라이트용 출력신호를 클럭신호로 하는 제3D플립플럽(IC18); 제1리셋트 신호 발생부(60d1)의 출력신호를 리셋트 신호로 하고, 제3D플립플럽(IC18)의 출력신호를 클럭신호로 하여 복수개의 단계로 출력신호를 발생하는 제1카운터(IC19); 제1리셋트 신호 발생부(60d1)의 출력신호를 리셋트 신호로 하고, 제3D플립플럽(IC16)의 출력신호를 클럭신호로 하며, 제1카운터(IC19)의 최종단계 출력신호를 입력신호로 하여, 복수단계로 출력신호를 발생하는 제2카운터(IC20); 제1카운터(IC19)와 제2카운터(IC20)의 최종 출력신호를 두입력신호로 하는 제1앤드게이트(IC21); 제1리셋트 신호 발생기(60d1)의 출력신호를 리셋트 신호로 하고, 제3D플립플럽(I18)의 출력신호를 클럭신호로 하며, 제1앤드게이트(IC21)의 출력신호를 입력신호로 하는 제3카운터(IC22); 제1카운터(IC19)의 중간 단계의 출력신호들과 제2카운터(IC20)의 중간단계의 출력신호들 및 제3카운터(IC22)의 출력신호를 입력신호들로 하는 제1오아(OR) 게이트(IC23)로; 구성됨을 특징으로 하는 NTSC/HDTV 듀얼 리시버의 라인트리플러.
  7. 제3항에 있어서, 상기 논리연산부(60d5)는 제1카운팅부(60d3)로 부터의 제1라이트 인에이블 신호(WE1)를 반전시키는 제1반전 게이트(IC24); 제2카운팅부(60d4)의 출력신호와 제1반전 게이트(IC24)의 출력신호를 두 입력신호로 하여 제2라이트 인에이블 신호(WE2)를 출력하는 제1앤드게이트(IC25); 클럭신호 발생기(60b)의 라이트용 출력신호를 클럭신호로 하여, 제1앤드 게이트(IC25)로 부터 출력된 제2라이트 인에이블 신호(WE2)를 소정시간 지연시킨후 최종의 제2라이트 인에이블 신호(WE2)로서 출력하는 제1D플립플럽(IC26);으로 구성됨을 특징으로 하는 NTSC/HDTV듀얼 리시버의 라인 트리플러.
  8. 제2항에 있어서, 상기 제1수평 동기 신호 발생기(60e)는 수평 동기 신호 검출기(60c) 와 클럭신호 발생기(60b)의 출력신호를 이용하여 카운터용 리셋트 신호를 발생하는 리셋트 신호 발생부(60e1); 리셋트 신호 발생부(60e1)의 출력신호와 클럭신호 발생기(60b)의 출력신호를 이용하여 소정수를 카운트한 후 제2주파수(42MHZ)의 리드 클럭신호에 대한 3개의 수평동기신호를 출력하는 카운팅부(60e2);로 구성됨을 특징으로 하는 NTSC/HDTV듀얼 리시버의 라인 트리플러.
  9. 제8항에 있어서, 상기 리셋트 신호 발생부(60e1)는 수평 동기 신호 검출기 (60c)의 출력신호를 입력신호로하고, 클럭신호 발생기(60b)의 리드용 출력신호를 클럭신호로 하는 제1D플립플럽(IC27); 제1D플립플럽(IC27)의 출력신호를 입력신호로 하고, 클럭신호 발생기(60b)의 리드용 출력신호를 클럭신호로 하는 제2D플립플럽(IC28); 제1D플립플럽(IC27)의 출력신호를 반전시키는 제1반전게이트(IC29); 제1반전게이트(IC29)와 제2D플립플럽(IC28)의 출력신호를 두 입력신호로 하는 제1앤드게이트(IC30); 제1수평 동기 신호 발생기(60e)의 반전된 출력신호와 제1앤드 게이트(IC30)의 출력신호를 두 입력신호로 하는 제1노아(NOR)게이트(IC31);로 구성됨을 특징으로 하는 NTSC/HDTV 듀얼 리시버의 라인 트리플러.
  10. 제8항에 있어서, 상기 카운팅부(60e2)는 리셋트 신호 발생부(60e1)의 출력신호를 리세트 신호로 하고, 클럭신호 발생기(60b)의 출력신호로 클럭 신호하여 소정수를 카운트한 후 캐리 신호를 발생하는 제1카운터(IC32); 리셋트 신호 발생부(60e1)의 출력신호를 리셋트 신호로 하고, 클럭신호 발생기(60b)의 출력신호를 클럭신호로 하며, 제1카운터(IC32)로 부터의 캐리 신호를 인에이블/디스어블 신호로 입력하고 동시에, 소정수를 카운트한 후 캐리신호를 발생하는 제2카운터(IC33); 리셋트 신호 발생부(60e1)의 출력신호를 리셋트 신호로 하고, 클럭신호 발생기(60b)의 리드용 출력신호를 클럭신호로 하며, 제2카운터(IC33)로 부터의 캐리신호를 인에이블/디스어블 신호로 입력함과 동시에 소정수만큼 카운트한 후 실제와 반전된 상태를 갖는 3개 수평 동기신호를 출력하는 제3카운터(IC34); 제3카운터(IC34)의 출력신호를 반전시키는 제1반전게이트(IC35);로 구성됨을 특징으로 하는 NTSC/HDTV 듀얼 리시버의 라인 트리플러.
  11. 제2항에 있어서, 상기 제2중간 신호 발생기(60g)는 수평 동기 신호검출기(60c)의 출력신호와 클럭신호발생기(60b)의 리드용 출력신호를 이용하여 카운터용 리셋트 신호를 발생하는 리셋트 신호 발생부(60g1); 리셋트신호 발생기(60g1)의 출력신호를 리셋트 신호로 하고, 클럭신호 발생기(60b)의 리드용 출력신호를 클럭신호로 하여, 소정수를 카운트한 후 제2주파수의 리드 클럭신호에 대한 제2중간 신호를 발생하는 카운팅부(60g1);로 구성됨을 특징으로 하는 NTSC/HDTV듀얼 리시버의 라인 트리플러.
  12. 제11항에 있어서, 상기 리셋트 신호 발생부 (60g1)는 수평 동기신호검출기(60c)의 출력신호를 입력신호로 하고, 클럭신호 발생기(60b)의 리드용 출력신호를 클럭신호로 하는 제1D플립플럽(IC36); 제1D플립플럽(IC36)의 출력신호를 입력신호로 하고, 클럭신호 발생기(60b)의 리드용 출력신호를 클럭신호로 하는 제2D플립플럽(IC37); 제1D플립플럽(IC36)의 출력신호를 반전시키는 제1반전게이트 (IC38); 제2D플립플럽(IC37)와 제1반전게이트(IC38)의 출력신호를 두 입력신호로 하는 제1낸드게이트(IC39);로 구성됨을 특징으로 하는 NTSC/HDTV 듀얼 리시버의 라인 트리플러.
  13. 제11항에 있어서, 상기 카운팅부(60g2)는 리세트 신호 발생부(60g1)의 출력신호를 리셋트 신호로 하고, 클럭신호 발생기(60b)의 리드용 출력신호를 클럭신호로 하여, 소정수를 카운트한 후 캐리신호를 발생하는 제1카운터(IC40); 리셋트 신호 발생기(60g1)의 출력신호를 리셋트 신호로 하고, 클럭신호 발생기(60b)의 리드용 출력신호를 클럭신호로 하여, 제2카운터(IC41)의 캐리신호를 소정수만큼 카운트한 후 캐리신호를 발생하는 제2카운터(IC41); 리셋트 신호 발생기(60g1)의 출력신호를 리셋트 신호로 하고, 클럭신호 발생기(60b)의 리드용 출력신호를 클럭신호로 하여, 제2카운터(IC41)의 캐리신호를 소정수만큼 카운트한 후 NTSC신호의 각 수평 구간에서 제1 중간 신호를 출력하는 제3카운터(IC42); 제3카운터(IC42)의 출력신호를 반전시켜 제1내지 제3카운터(IC40-IC42)에 인에이블/디스어블 신호로 출력하는 제1반전 게이트(IC43);로 구성됨을 특징으로 하는 NTSC/HDTV 듀얼 리시버의 라인 트리플러.
  14. 제2항에 있어서, 제3중간 신호 발생기(60h)는 수평 동기 신호 검출기(60c)의 출력신호와 클럭신호 발생기(60b)의 리드용 출력신호를 이용하여 카운터용 리셋트 신호를 발생하는 리셋트 신호 발생부(60h1); 리셋트 신호 발생기(60h1)의 출력신호를 리셋트 신호로 하고, 클럭신호 발생기(60b)의 리드용 출력신호를 클럭신호로 하여, 소정수를 카운트한 후 제2주파수의 리드 클럭신호에 대한 제3중간신호를 발생하는 카운팅부(60h2);로 구성됨을 특징으로 하는 NTSC/HDTV 듀얼 리시버의 라인 트리플러.
  15. 제14항에 있어서, 상기 리셋트 신호 발생부(60h1)는 수평 동기신호 검출기(60c)의 출력신호를 입력신호로 하고, 클럭신호 발생기(60b)의 리드용 출력신호를 클럭신호로 하는 제1D플립플럽(IC44); 제1D플립플럽(IC44)의 출력신호를 입력신호로 하고, 클럭신호 발생기(60b)의 리드용 출력신호를 클럭신호로 하는 제2D플립플롭(IC45): 제1D플립플럽(IC44)의 출력신호를 발전시키는 제1반전 게이트(IC46); 제2D플립플롭(IC46)와 제1반전게이트(IC46)의 출력신호를 두 입력신호로 하는 제1낸드게이트(IC47);로 구성됨을 특징으로 하는 NTSC/HDTV 듀얼리시버의 라인 트리 플러.
  16. 제14항에 있어서, 상기 카운팅부(60h2)는 리셋트 신호 발생부(60h1)의 출력신호를 리셋트 신호로 하고, 클럭신호 발생기(60b)의 리드용 출력신호를 클럭신호로 하여, 소정수를 카운트한 후 캐리 신호를 발생하는 제1카운터(IC48); 리셋트 신호 발생기(60h1)의 출력신호를 리셋트 신호로 하고, 클럭신호 발생기(60b)의 리드용 출력신호를 클럭신호로 하여, 제1카운터(IC48)의 캐리 신호를 소정수만큼 카운트한 후 캐리신호를 발생하는 제2카운터(IC49); 리셋트 신호 발생기(60h1)의 출력신호를 리셋트 신호로 하고, 클럭신호 발생기(60b)의 출력신호를 클럭신호로 하여 제2카운터(IC49)의 캐리신호를 소정수만큼 카운트한 후 NTSC 신호의 각 수평구간에서 제1중간신호를 출력하는 제3카운터(IC50); 제3카운터(IC50)의 출력신호를 반전시켜 제1내지 제3카운터(IC48-IC50)에 인에이블/디스어블 신호로 출력하는 제1반전 게이트(IC51)로 구성됨을 특징으로 하는 NTSC/HDTV 듀얼 리시버의 라인 트리플러.
  17. 제2항에 있어서, 상기 제1중간 신호 발생기(60f)는, 제1수평 동기 신호 발생기(60e)의 출력신호를 리셋트 신호로 하고, 클럭신호 발생기(60e)의 리드용 출력 신호를 리셋트 신호로 하여, 소정수를 카운트한 후 캐리신호를 발생하는 제1카운터(IC52); 제1수평 동기 신호 발생기(60e)의 출력신호를 리셋트 신호로 하고, 클럭 신호 발생기(60b)의 리드용 출력신호를 클럭신호로 하며, 제1카운터(IC62)의 캐리신호를 소정수만큼 카운트한 후 캐리신호를 발생하는 제2카운터(IC53); 제1수평 동기 신호 발생기(60e)의 출력신호를 리셋트 신호로 하고, 클럭 신호 발생기(60e)의 리드용 출력신호를 클럭신호로 하며, 제2카운터(IC53)의 캐리신호를 소정수만큼 카운트한 후 NTSC 신호의 각 수평 구간에서 제1중간신호를 발생하는 제3카운터(IC54); 제3카운터(IC54)의 출력신호를 반전시켜 제1내지 제3카운터(IC52-IC54)의 인에이블/디스어블 신호로 인가시키는 제1반전게이트(IC55);로 구성됨을 특징으로 하는 NTSC/HDTV 듀얼 리시버의 라인 트리플러.
  18. 제2항에 있어서, 상기 제2수평동기 신호 발생기(60i)는 수평 동기 신호검출기(60c)의 출력신호의 클럭신호 발생기(60b)의 리드용 출력신호를 이용하여 제3주파수의 리드 클럭신호에 대한 카운터용 리셋트 신호를 발생하는 리셋트 신호발생부(60i1); 리셋트 신호 발생부(60i1)와 클럭신호 발생기(60b)의 리드용 출력신호를 이용하여 소정수를 카운트한 후 각 수평 구간에서 제3주파수의 클럭신호에 대한 제3개의 수평 동기 신호를 발생하는 카운팅부(60i2);로 구성됨을 특징으로 하는 NTSC/HDTV 듀얼 리시버의 라인 트리플러.
  19. 제18항에 있어서, 상기 리셋트 신호 발생부(60i1)는, 수평 동기 신호 검출기(60c)의 출력 신호를 입력 신호로 하고, 클럭신호 발생기(60b)의 리드용 출력신호를 클럭신호로 하는 제1D 플립플럽(IC56); 제1D플립플럽(IC56)의 출력신호를 입력신호로 하고, 클럭신호 발생기(60b)의 리드용 출력신호를 클럭신호로 하는 제2D 플립플럽(IC57); 제1D플립플럽(IC56)의 출력신호를 반전시키는 제1반전게이트(IC58); 제1반전게이트(IC58)와 제2D플립플럽(IC57)의 출력신호를 두 입력 신호로 하는 제1앤드 게이트(IC59); 제1앤드 게이트(IC59)의 출력신호와 제2수평동기 신호 발생기(60i)의 반전된 상태의 출력신호를 두 입력 신호로 하는 제1노아(NOR) 게이트(IC60);로 구성됨을 특징으로 하는 NTSC/HDTV 듀얼 리시버의 라인 트리플러.
  20. 제18항에 있어서, 상기 카운팅부(60i2)는 리셋트 신호 발생부(60i1)의 출력 신호를 리셋트 신호로 하고, 클럭신호 발생기(60b)의 리드용 출력신호를 클럭신호로 하여, 소정수를 카운트한 후 캐리 신호를 발생하는 제1카운터(IC61); 리셋트 신호 발생부(60i1)의 출력신호를 리셋트 신호로 하고, 클럭신호 발생기(60b)의 리드용 출력신호를 클럭신호로 하며, 제1카운터(IC61)의 캐리신호를 인에이블/디스어블 신호로 입력함과 동시에 소정수만큼 카운트한 후 캐리신호를 발생하는 제2카운터(IC62); 리셋트 신호 발생부(60i1)의 출력신호를 리셋트 신호로 하고, 클럭신호 발생기(60b)의 리드용 출력신호를 클럭신호로 하며, 제2카운터(IC62)의 캐리신호를 인에이블/디스어블 신호로 입력함과 동시에 소정수만큼 카운트한 후 각 수평구간에서 제3주파수의 클럭신호에 대한 반전된 3개 수평동기 신호를 발생하는 제3카운터(IC63); 제3카운터(IC63)의 출력신호를 반전시켜 제3주파수의 클럭신호에 대한 3개 수평 동기 신호를 발생하는 제1반전게이트(IC64);로 구성됨을 특징으로 하는 NTSC/HDTV 듀얼 리시버의 라인 트리플러.
  21. 제2항에 있어서, 제5중간 신호 발생기(60k)는, 수평 동기 신호 검출기(60c)의 출력신호와 클럭신호 발생기(60b)의 리드용 출력 신호를 이용하여 카운터용 리셋트 신호를 발생하는 리셋트 신호 발생부(60k1); 리셋트 신호 발생기(60k1)의 출력신호를 리셋트 신호로 하고, 클럭신호 발생기(60b)의 리드용 출력신호를 클럭신호로 하여, 소정수를 카운트한 후 제3주파수의 리드 클럭신호에 대한 제5중간신호를 발생하는 카운팅부(60k2); 로 구성됨을 특징으로 하는 NTSC/HDTV 듀얼 리시버 라인 트리플러.
  22. 제21항에 있어서, 상기 리셋트 신호발생부(60k1)는 수평 동기 신호검출기(60c)의 출력신호를 입력신호로하고, 클럭신호 발생기(60b)의 리드용 출력신호를 클럭신호로 하는 제1D플립플럽(IC65); 제1D플립플럽(IC65)의 출력신호를 입력 신호로 하고, 클럭 신호 발생기(60b)의 리드용 출력신호를 클럭신호로 하는 제2D플립플럽(IC66); 제1D플립플럽(IC55)의 출력신호를 반전하는 제1반전 게이트(IC67); 제2D플립플럽(IC66)와 제1반전게이트(IC67)의 출력신호를 두입력신호로 하는 제1낸드게이트(IC68);로 구성됨을 특징으로 하는 NTSC/HDTV 듀얼 리시버의 라인 트리플러.
  23. 제21항에 있어서, 상기 카운팅부(60k2)는 리셋트 신호 발생부(60k1)의 출력신호를 리셋트 신호로 하고, 클럭신호 발생기(60b)의 리드용 출력신호를 클럭신호로 하며, 소정수를 카운트한 후 캐리신호를 발생하는 제1카운터(IC69); 리셋트 신호 방기(60k1)의 출력신호를 리셋트 신호로 하고, 클럭신호 발생기(60b)의 리드용 출력신호를 클럭신호로 하여, 제1카운터(IC69)의 캐리신호를 소정수만큼 카운트한 후 캐리신호를 발생하는 제2카운터(IC70); 리셋트 신호 발생기(60k1)의 출력신호를 리셋트 신호로 하고, 클럭신호 발생기(60b)의 리드용 출력신호를 클럭신호로 하여, 제2카운터(IC70)의 캐리신호를 소정수만큼 카운트한 후 NTSC 신호의 각 수평구간에서 제2중간 신호를 출력하는 제3카운터(IC71); 제3카운터(IC71)의 출력신호를 반전시켜 제1내지 제3카운터(IC99-IC71)에 인에이블/디스어블 신호로 출력하는 제1반전 게이트(IC71);로 구성됨을 특징으로 하는 NTSC/HDTV 듀얼 리시버의 라인 트리플러.
  24. 제2항에 있어서, 상기 제6중간 신호 발생기(601)는 동기 신호 검출기(60c)의 출력신호와 클럭신호 발생기(60b)의 출력신호를 이용하여 카운터용 리셋트 신호를 발생하는 리셋트 신호 발생부(6011); 리셋트 신호 발생기(6011)의 출력신호를 리셋트 신호로 하고, 클럭신호 발생기(60b)의 리드용 출력신호를 클럭신호로 하여, 소정수를 카운트한 후 제3주파수의 클럭신호에 대한 제6중간 신호를 발생하는 카운팅부(6012);로 구성됨을 특징으로 하는 NTSC/HDTV 듀얼 리시버의 라인 트리플러.
  25. 제24항에 있어서, 상기 리셋트 신호 발생부(601)는 수평 동기 신호 검출기(60c)의 출력신호를 입력신호로 하고, 클럭신호 발생기(60b)의 리드용 출력신호를 클럭 신호로 하는 제1D플립플럽(IC73); 제1D플립플럽(IC73)의 출력신호를 입력 신호로 하고, 클럭신호 발생기(60b)의 리드용 출력신호를 클럭신호로 하는 제2D플립플럽(IC74); 제1D 플립플럽(IC73)의 출력신호를 반전시키는 제1반전게이트(IC75); 제2D플립플럽(IC74)과 제1반전게이트(IC75)의 출력신호를 두입력 신호로 하는 제1낸드게이트(IC76);로 구성됨을 특징으로 하는 NTSC/HDTV 듀얼 리시버의 라인 트리플러.
  26. 제24항에 있어서, 상기 카운팅부(60i2)는 리셋트 신호발생부(6011)의 출력신호는 리셋트 신호로 하고, 클럭 신호 발생기(60b)의 출력신호를 클럭신호로 하여, 소정수를 카운트한 후 캐리신호를 발생하는 제1카운터(IC77); 리셋트 신호 발생기(6011)의 출력신호를 리셋트 신호로 하고, 클럭신호 발생기(60b)의 리드용 출력신호를 클럭신호로 하여, 제1카운터(IC77)의 캐리신호를 소정수만큼 카운트한 후 캐리신호를 발생하는 제2카운터(IC78); 리셋트 신호 발생부(6011)의 출력신호를 리셋트 신호로 하고, 클럭신호 발생기(60b)의 리드용 출력신호를 클럭신호로 하여, 제2카운터(IC78)의 캐리신호를 소정수만큼 카운트한 후 NISC 신호의 각 수평 구간에서 제3주파수의 클럭 신호에 대한 제6중간신호를 출력하는 제3카운터(IC79); 제3카운터(IC79)의 출력신호를 반전시켜 제1내지 제3카운터(IC77-IC79)에 인에이블/디스어블 신호로 출력하는 제1반전게이트(IC80);로 구성됨을 특징으로 하는 NTSC/HDTV듀얼 리시버의 라인 트리플러.
  27. 제2항에 있어서, 상기 제4중간 신호 발생기(60j)는 제2수평 동기 신 발생기(60i)의 출력신호를 리셋트 신호로 하고, 클럭신호 발생기(60b)의 리드용 출력신호를 클럭신호로하여, 소정수를 카운트한 후 캐리신호를 발생하는 제1카운터(IC86); 제2수평 동기 신호 발생기(60i)의 출력신호를 리셋트 신호로 하고, 클럭신호 발생기(60b)의 리드용 출력신호를 클럭시호로 하며, 제1카운터(IC81)의 캐리신호를 소정수만큼 카운트한 후 캐리신호를 발생하는 제2카운터(IC82); 제2수평 동기 신호 발생기(60i)의 출력신호를 리셋트 신호로 하고, 클럭신호 발생기(60b)의 리드용 출력신호를 클럭신호로 하며, 제2카운터(IC82)의 캐리신호를 소정수만큼 카운트한 후 NTSC 신호의 각 수평구간에서 제4중간신호를 발생하는 제3카운터(IC83); 제3카운터(IC83)의 출력신호를 반전시켜 제1카운터 내지 제3카운터(IC81-IC83)의 인에이블/디스어블 신호로 인가시키는 제1반전 게이트(IC84);로 구성됨을 특징으로 하는 NTSC/HDTV 듀얼 리시버의 라인 트리플러.
  28. 제2항에 있어서, 상기 디멀티플렉서(60n)는 라이트 인에이블 신호 발생기(60d)의 제1라이트 인에이블 신호(WE1)를 입력신호로 하고, 클럭신호 발생기(60b)의 리드용 출력신호를 클럭신호로 하는 제1D 플립플럽(IC85); 클럭신호 발생기(60b)의 리드용 출력신호를 클럭신호로 하고, 제1D플립플럽(IC85)의 출력신호를 입력신호로 하여, 최종의 제1라이트 인에이블 신호(WE1)를 출력하는 제2D 플립플럽(IC86); 라이트 인에이블 신호 발생기(60d)의 제2라이트 인에이블 신호(WE2)를 입력신호로 하고 클럭 발생기(60b)의 리드용 출력신호를 클럭신호로 하는 제3D플립플럽(IC87); 제3D플립플럽(IC87)의 출력신호를 입력신호로 하고, 클럭신호 발생기(60b)의 리드용 출력신호를 클럭신호로 하여, 최종의 제2라이트 인에이블 신호(WE2)를 출력하는 제4D 플립플럽(IC88); 멀티플렉서(60m)로 부터 출력되는 제1중간신호와 제2중간신호 또는 제4중간 신호와 제5중간 신호를 두입력신호로 하는 제1오아(OR)게이트(IC89); 제2중간신호와 제3중간신호 또는 제5중간신호와 제6중간신호를 두 입력 신호로 하는 제1익스크루시브 노아(NOR) 게이트(IC90); 제1익스크루비스 노아게이트(IC90)의 출력신호와 제1중간 신호 또는 제4중간 신호를 두입력신호로 하는 제2오아게이트(IC91); 제3중간 신호 또는 제6중간신호의 출력신호를 반전시키는 제1반전 게이트(IC92); 제1반전게이트(IC92)의 출력신호와 제1중간 신호 또는 제4중간신호를 두 입력 신호를 하는 제3오와 게이트(IC93); 제1오아게이트(IC89)의 출력신호를 반전시키는 제2반전게이트(IC94); 제2오아게이트(IC91)의 출력신호를 반전시키는 제3반전게이트(IC95); 제3아아게이트(IC93)의 출력신호를 반전시키는 제4반전게이트(IC96); 제1D플립플럽(IC58)의 출력신호를 인에이블/디스어블 신호로 하고, 클럭신호 발생기(60b)의 리드용 출력신호를 클럭신호로 하며, 제2반전게이트 내지 제4반전 게이트(IC94-(IC98)의 출력신호를 입력신호로 하여, 제1내지 제3리드 인에이블 신호(RE1-RE3)를 INTSC 수평구간에서 순차적으로 출력하는 제1레지스터(IC97);제3D플립플럽(IC87)의 출력신호를 인에이블/디스어블 신호로 하고, 클럭신호 발생기(60b)의 리드용 출력신호를 클럭신호로 하며, 제2반전게이트 내지 제4반전게이트(IC94-IC96)의 출력신호를 입력신호로 하여, 제4내지 제6리드 인에이블 신호(RE4-RE6)를 INTSC수평구간에서 순차적으로 출력하는 제2레지스터(IC98);로 구성됨을 NTSC/HDTV 듀얼 리시버의 라인 트리플러.
  29. 제1항에 있어서, NTSC 영상신호는 인터페이스 주사 방식의 신호임을 특징으로하는 NTSC/HDTV 듀얼 리시버의 라인 트리플러.
  30. 제2항에 있어서, 제1주파수는 13.5MHZ, 제2주파수 42MHZ, 제3주파수 56MHZ임을 특징으로 하는 NTSC/HDTV 듀얼 리시버의 라인 트리플러.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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