RU1810890C

RU1810890C - Устройство дл передачи информации между процессорами в многопроцессорной вычислительной системе

Info

Publication number: RU1810890C
Application number: SU894724840A
Authority: RU
Inventors: Борис Соломонович Гольдштейн; Сергей Александрович Брусиловский; Римма Дмитриевна Рерле; Майя Георгиевна Сырохнова
Original assignee: Ленинградский отраслевой научно-исследовательский институт связи
Priority date: 1989-07-31
Filing date: 1989-07-31
Publication date: 1993-04-23

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в телефонии в распределенной микропроцессорной системе управлени узла коммутации . Цель изобретени - повышение быстродействи . Поставленна цель достигаетс тем, что устройство дл передачи информации между процессорами в многопроцессорной вычислительной системе содержит блок 1 буферной пам ти сообщений , блок 2 управлени адресом, блок 5 управлени передачей, шинный формирователь 4 и блок 3 задержек. 2 ил.

Description

. 8ы.ППЈ

к кУП

ел

С

фцгЛ

Изобретение относитс к вычислительной технике и может быть использовано в распределенной микропроцессорной системе управлени цифровых автоматических телефонных станций (АТС).

Целью изобретени при использовании предлагаемого устройства дл цифровых АТС вл етс повышение общей производительности мультимикропроцессорной системы путем группировани запросов на межпроцессорный обмен и их последующей передачи при выполнении одного из двух условий: накопление в буферной пам ти, по крайней мере, N сообщений; истечение времени гс момента по влени первого сообщени .

На фиг.1 приведена структурна схема устройства дл передачи информации между процессорами в многопроцессорной вычислительной системе; на фиг.2 - временные диаграммы его функционировани .

Схема содержит блок буферной пам ти 1 сообщений, блок 2 управлени адресом, блок 3 задержек, шинный формирователь 4, блок 5 управлени .передачей. Блок буферной пам ти 1 сообщений имеет К информационных входов 6, К информационных выходов 7, св занных с К информационными входами 8 шинного формировател 4, М адресных входов 9, св занных с М адресными выходами 10 блока 2 управлени адресом и вход 11 управлени блока буферной пам ти 1 сообщений, св занный с выходом управлени 12 блока 2 управлени адресом.

Блок 2 управлени адресом имеет счетный вход 13, св занный с выходом 14 запроса на передачу блока 5 управлени передачей, который также подаетс на управл ющий микропроцессор и к устройству подключени .

Вход 15 разрешени передачи шинного формировател 4 соединен с выходом 16 разрешени передачи блока 5 управлени передачей.

На вход включени 17 блока 2 управлени адресом, соединенный со входом взведени 18 блока 3 задержек, поступает сигнал управлени от управл ющего микропроцессора . Блок 2 управлени адресом имеет также выход 19 сброса, который св зан со входом 20 сброса блока 3 задержек и выход 21 сигнализации заполнени блока буферной пам ти 1 сообщений, соединенный с входом 22 управлени передачей блока 5 управлени передачей.

Блок 3 задержек своим выходом 23, по которому поступает сигнал окончани отсчета времени, св зан с таймерным входом 24 блока 5 управлени передачей.

Вход 25 готовности устройства подключени блока 5 управлени передачей соединен с входом 26 разрешени считывани блока 2 управлени адресом. К информационных выходов 27 шинного формировател 4 подаютс к устройству подключени . Устройство дл передачи информации между процессорами в многопроцессорной вычислительной системе работает следующим образом. В блоке буферной пам ти 1 сообщений накапливаютс сообщени , поступающие от микропроцессорной системы . Одновременно с по влением первого сообщени поступает сигнал управлени , который включает блок 7 управлени адресом и взводит блок задержек. В блоке 2

управлени адресом формируютс адреса записи сообщений, размещающие сообщени по мере их поступлени в блок буферной пам ти 1 сообщений. Блок 2 управлени адресом дешифрирует адрес N-ro сообщени и на выходе сигнализации 21 заполнени блока буферной пам ти 1 сообщений по вл етс сигнал. Наличие сигнала заполнени блока буферной пам ти 1 сообщений по вл етс сигнал. Наличие сигнала заполнени блока буферной пам ти 1 сообщени (т.е. сигнала о приходе N-ro сообщени ) или сигнала окончани отсчета времени с выхода 23 приводит к формированию сигнала запроса на передачу в блоке 5 управлени

передачей на выходе 14, который поступает на счетный вход 13 блока 2 управлени адресом дл формировани адресов на считывание информации из блока буферной

пам ти 1 сообщений. Сигнал готовности, по

ступающий на вход 25 блока 5 управлени передачей, переключает по входу 26 блок 2 управлени адресом на считывание, формирует сигнал разрешени передачи на выхоДе блока 5 управлени передачей, который открывает шинный формирователь . Блок буферной пам ти 1 сообщений организован по принципу стека; последним пришел - первым вышел. Когда передача закончена, блок 2 управлени адресом формирует сигнал сброса на выходе 19, который сбрасывает блок 3 задержек по входу 20. Цикл передачи начинаетс заново.

Основными достоинствами за вл емого устройства вл ютс увеличение общей производительности многопроцессорной системы за счет снижени временных затрат на межпроцессорный обмен при тех же гарантированных предельных временах передачи сообщений; уменьшение непроизводительных временных затрат коммуникационной среды за счет группировани передаваемых сообщений (пакетов) при тех же гарантированных предельных временах передачи сообщений; при использовании устройства в системе управлени цифровой АТС обеспечиваетс равномерное обслуживание нагрузки в течение суток, и создаютс услови дл увеличени емкости станции и/или снижени величины потерь по вызовам при том же количестве и типе управл ющих микропроцессоров и той же коммуникационной среде межпроцессорного обмена.

Claims

Формула изобретени

Устройство дл передачи информации между процессорами в многопроцессорной вычислительной системе, содержащее блок буферной пам ти сообщений, блок управлени адресом, блок управлени передачей и шинный формирователь, причем информационные входы устройства дл подключени к первому процессору подключены соответственно к информационным входам блока буферной пам ти сообщений, выходы которого Подключены к информационным входам шинного формировател , выходы которого подключены соответственно к информационным выходам устройства дл подключени ко второму процессору, вход синхронизации устройства дл подключе

ни к первому процессору, подключен к входу синхронизации блока управлени адресом , вход признака готовности устройства дл подключени к второму процессору,

подключен к входу признака готовности блока управлени передачей и к входу разрешени записи-чтени блока управлени адресом, первый выход блока управлени передачей подключен к первому и второму

выходам запроса на передачу устройства дл подключени соответственно к первому и второму процессорам и к входу признака приращени адреса блока управлени адресом , первый и второй выходы которого под- ключены соответственно к входу записи-чтени и к адресному входу блока буферной пам ти сообщений, третий выход блока управлени адресом подключен к

первому входу режима блока управлени передачей, второй выход которого подключен к управл ющему входу шинного формировател , отличающеес тем, что, с целью повышени быстродействи , оно содержит блок задержек, причем вход синхронизации устройства дл подключени к первому процессору подключен к входу синхронизации блока задержек, выход признака окончани временного интервала

которого подключен к второму входу режима блока управлени передачей, четвертый выход блока управлени адресом подключен к входу установки в О блока задержек.