SU1249525A1 - Устройство дл сопр жени процессоров в вычислительных сет х - Google Patents

Устройство дл сопр жени процессоров в вычислительных сет х Download PDF

Info

Publication number
SU1249525A1
SU1249525A1 SU843809695A SU3809695A SU1249525A1 SU 1249525 A1 SU1249525 A1 SU 1249525A1 SU 843809695 A SU843809695 A SU 843809695A SU 3809695 A SU3809695 A SU 3809695A SU 1249525 A1 SU1249525 A1 SU 1249525A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
counter
information
register
Prior art date
Application number
SU843809695A
Other languages
English (en)
Inventor
Иосиф Афроимович Нерославский
Тамара Исааковна Охинченко
Арнольд Викторович Скверчинский
Игорь Владимирович Тихонов
Original Assignee
Особое Конструкторское Бюро Биологической И Медицинской Кибернетики Ленинградского Электротехнического Института Им.В.И.Ульянова /Ленина/
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Особое Конструкторское Бюро Биологической И Медицинской Кибернетики Ленинградского Электротехнического Института Им.В.И.Ульянова /Ленина/ filed Critical Особое Конструкторское Бюро Биологической И Медицинской Кибернетики Ленинградского Электротехнического Института Им.В.И.Ульянова /Ленина/
Priority to SU843809695A priority Critical patent/SU1249525A1/ru
Application granted granted Critical
Publication of SU1249525A1 publication Critical patent/SU1249525A1/ru

Links

Landscapes

  • Multi Processors (AREA)

Abstract

Изобретение относитс  к вычислительной технике и позвол ет colcpa- тить.врем  обращени  к общей шине, используемой дл  организации многопроцессорных вычислительных сетей. Устройство содержит управл емый шин- .ный формирователь 1, осуществл ющий сопр жение с общей шиной, три триггера 2, 3, 20, входной и выходной усилители 4 и 5, формирователь импульсов 6, четьфе счетчикЬ 7, 15-17, два сдвиговых регистра 8, 9, посто нную пам ть 10, два регистра 11 и 12, генератор импульсов 14, два дешифратора 18 и 19 и два элемента 21 и 22 с соответствующими функциональными св з ми . Устройство обеспечивает децентрализованное управление передачей информации между абонентами вычислительной сети. 2 ил. с е СЛ Фиг.1

Description

Изобретение относитс  к вь1числи- тельной технике и может быть использовано в многомашинных вычислительных комплексах и сет х ЭВМ.
Цель изобретени  - увеличение быстродействи  устройства путем снижени  времени организации обращени  к общей шине св зи.
На фиг. 1 показана структурна  схема предлагаемого устройства/ на фиг. 2 - структурна  схема разделител  сигналов, используемого в устройстве .
Устройство содержит управл емый шинный-формирователь 1, первый триггер 2, второй триггер 3, входной 4 и выходной 5 усилители, формировател 6 импульсов, первый 7 счетчик, первый 8 и второй 9 сдвиговые регистры, посто нную 10 пам ть, первый 11 и второй 12 регистры,- входы - выходы 13. св зи с общей шиной, генератор 14 импульсов второй 15, третий 16 и четвертый 17 счетчики, первый 18 и второй 19 дешифраторы , трети й 20 триггер, первый 21 и второй 22 элементы И, информационные 23 входы - выходы и управл ющий 24 вход.
Формирователь 6 импульсов содержит ждущий 25 мультивибратор и элемент 26 И...
Управл емый шинный формирователь 1 может быть выполнен на микросхеме 585 АП 26.
Каждое устройство в вычислительной сети имеет свой пор дковый номер и может передавать сообщение другим устройствам в пор дке очереди. Прием сообщений производитс  всеми устройствами одновременно. , I
Устройство работает следующим образом .
Переключением управл емого шинног формировател  1 управл ет триггер 2. При этом информационное сообщение через входной усилитель 4 поступает на вход установки в единицу триггера 3, который при отсутствии информационного сообщени  формирует сигнал незан тости шины, поступающий на вход элемента И 21, а также на вход разрешени  посто нной пам ти 10 и на управл ющий вход первого регистра 11. По сигналу незан тости шины на информационные входы второго сдвигового регистра 9 поступает код адреса устройства-отправител  сообщени , хран щийс  в посто нной пам ти 10, ас
информационных выходов регистра 11 код данных и код адреса устройства- получател  сообщени . При необходимости передать сообщение, на управл ющий вход устройства 24 от абонента поступает сигнал требовани  передачи, который устанавливает триггер 20, а также переписывает информацию с выходов регистра 11 и посто нной пам ти
10 в сдвиговой регистр 9, подготавлива  тем самым информационное сообщение дл  передачи в общую шину. В случае , если предьщущее сообщение по шине отправлено предыдущим в очереди
устройством, то в счетчике 17 содержитс  код адреса этого устройства.При этом дешифратор 19 и элемент И 22 подают разрешающий сигнал . на вход эле- мента И 21, на выходе которого в этом
случае формируетс  сигнал разрешени  передачи. Сигнал разрешени  передачи сбрасывает триггер 2, который переключает шинный формирователь 1 в режим передачи информации в шину, сбрасывает триггер 5, снима  сигнал незан - I тости шины, сбрасывает триггер 20 и
разрешает работу счетчика 15. Счетчик 15,на счетный вход которого с выхода генератора 14 импульсов подаютс  тактовые импульсы, формирует импульсы сдвига, поступающие на вход сдвигового регистра 9. Сдвиговый регистр 9 преобразует параллельный код информационного сообщени  в.последовательный,
кото рьш через выходной усилитель 5 и управл емый шинньш формирователь 1 поступает в шину. Дешифратор 18 выдел ет код, соответствующий необходимому числу импульсов сдвигаJ блокирует
работу счетчика 15 и устанавливает триггер 2 у переключа  тем самым шинный формирователь 1 в режим приема информации с шины. Таким образом, сигнал разрешени  передачи формируетс 
при наличии трех условий - наличи 
сигнала незан тости шины,наличи  информационного сообщени  дл  передачи в ши- ну и соблюдении очередности передавать сообщение,В случае,еслипредьщущее в
очереди устройство не отправило свое сообщение, счетчик 16, на счетный вход которого поступают тактовые импульсы с выхода генератора 14 импульсов , через фиксированный интервал
времени лТ формирует сигнал, увеличивающий содержимое счетчика 17 на единицу, тем самым предоставл   воз ,г
можность отправить сообщение следующему в очереди устройству. Если же предьадущее в очереди устройство отправило свое сообщение,то с выхода разделител  6 сигналов поступает сигнал, сбрасывающий счетчик 16, который в этом случае не успеет сформировать сигнал, увеличивающий содержимое счетчика 17. При приеме информационного сообщени , поступившего в устройство через шинный формирователь 1 и входной усилитель 4, разделитель сигналов 6 формирует информационные сигналы на выходе своего элемента И и импульсы сдвига на выходе ждущего мультивибратора 25, передаваемые на входы сдви-|5 ответствующим информационным входам гового регистра 8, который преобразует информационное сообщение из последовательного кода в параллельный, С выходов сдвигового регистра 8 информационное сообщение поступает на информационные входы регистра 12 и счетчика 17. Счетчик 7 подсчитывает число прин тых битов информационного сообщени  и по окончании приема сообщени  формирует сигнал конца сообщени , по-которому производитс  запись прин той информации в регистр 12 и в счетчик 17. В регистр 12 .записываютс  код данных и код адреса устройства- отправител  сообщени , а в счетчик 17 - код адреса устройства-отправител  .
Введение в состав устройства новых блоков и св зей обеспечивает возможность децентрализованного управлени  передачей информационных сообщений между абонентами сети, снимает зависимость между абонентами и утем самым, повышает скорость обмена.
30
35
второго регистра, к соответствующим параллельным информационным входам второго сдвигового регистра и к соответствующим выходам посто нной па20 м ти, информационный выход второго сдвигового регистра соединен с входом выходного усилител ,, информацион ные выходы второго регистра подключе ны к соответствующим информационным
25 входам первого регистра и к одноимен ным информационным входам - выходам устройства, отличающеес  тем, что, с цель увеличени  быстродействи  за счет уменьшени  времени доступа к общей шине, в него введены генератор импульсов, второй, третий и четвертый счетчики, два дешифратора , третий триггер и два элемента И, причем выход генератора импуль сов соединен со счетнь1ми входами второго и третьего счетчиков, вход разрешени  второго счетчика соединен с выходом первого элемента И и с входами установки в О первого, второго и третьего триггеров, вход блокировки второго счетчика подключен к выходу первого дешифратора и входу установки первого триггера, выходы второго счетчика соединены с информационными входами первого дешифратора, а выход первого разр да второго счетчика соединен с входом управлени  сдвигом второго сдвигового регистра, вход сброса третьего счетчика соединен с входом управлени  сдвигом первого сдвигового регистра, выход переполнени  третьего счетчика подключен к счетному входу четвертого счетчика, вход установки третьего триггера соединен с входом разрешени  записи второго сдвигового регистра и  вл етс  управл ющим входом устройства, пр мой выход третьего триггера подключен к

Claims (1)

  1. Формула изобретени 
    Устройство дл  сопр жени  процессоров в вычислительных сет х, содержащее управл емый шинный формирователь , два триггера,входной и выходной усилители, формирователь импульсов , первый счетчик, два сдвиговых регистра, посто нную пам ть, два регистра , причем управл ющий вход управл емого шинного формировател  соединен с пр мым выходом первого триг- гера, информационный вход управл емого шинного формировател  подключен к выходу выходного усилител , а информационный выход управл емого шинного формировател  соединен с входом входного усилител , вход - выход управл емого шинного формировател   вл етс  входом - выходом св зи с общей шиной устройства,. выход входного усилител  соединен с входом установки второго триггера, с входом формировател  импульсов и со счетным входом первого счетчика, первый и второй выходы формировател  импульсов подключены соответственно к последова- тельному информационному входу и входу управлени  сдвигом первого сдвигового регистра, выходы которого поразр дно подключены к соответствую щим вьгкодам первого регистра, к со|5 ответствующим информационным входам
    30
    35
    второго регистра, к соответствующим параллельным информационным входам второго сдвигового регистра и к соответствующим выходам посто нной па20 м ти, информационный выход второго сдвигового регистра соединен с входом выходного усилител ,, информационные выходы второго регистра подключены к соответствующим информационным
    25 входам первого регистра и к одноименным информационным входам - выходам устройства, отличающеес  тем, что, с цель увеличени  быстродействи  за счет уменьшени  времени доступа к общей шине, в него введены генератор импульсов, второй, третий и четвертый счетчики, два дешифратора , третий триггер и два элемента И, причем выход генератора импульсов соединен со счетнь1ми входами второго и третьего счетчиков, вход разрешени  второго счетчика соединен с выходом первого элемента И и с входами установки в О первого, второго и третьего триггеров, вход блокировки второго счетчика подключен к выходу первого дешифратора и входу установки первого триггера, выходы второго счетчика соединены с информационными входами первого дешифратора, а выход первого разр да второго счетчика соединен с входом управлени  сдвигом второго сдвигового регистра, вход сброса третьего счетчика соединен с входом управлени  сдвигом первого сдвигового регистра, выход переполнени  третьего счетчика подключен к счетному входу четвертого счетчика, вход установки третьего триггера соединен с входом разрешени  записи второго сдвигового регистра и  вл етс  управл ющим входом устройства, пр мой выход третьего триггера подключен к
    0
    0
    5
    первому входу второго элемента И, выход которого подключен к первому вхо- д первого элемента И, второй вход которого соединен с пр мым выходом второго триггера, с входом опроса посто нной пам ти и с управл ющим входом первого регистра, информационные входы четвертого счетчика соединены с выходами со ответствующих разр дов первого сдвигового регистра, вход раэреигени  записи четвертого счетчика соединен с управл ю1п;им вхо5 дом второго регистра и с выходом первого счетчика, выходы четвертого счетчика подключены к информационным входам второго дешифратора, выход которого соединен с вторым входом вто10 рого элемента И,
    фиг.2
    Редактор С.Патрушева
    Заказ 4326/50 Тираж 67jПодписное
    ВПИИПИ Государственного комитета СССР
    по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5
    Производственно-полиграфическое предпри тие, г.Ужгород, ул.Проектна , 4
    Составитель Н.Захаревич
    Техред О.Гортвай Корректор Е.Сирохман
SU843809695A 1984-11-02 1984-11-02 Устройство дл сопр жени процессоров в вычислительных сет х SU1249525A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU843809695A SU1249525A1 (ru) 1984-11-02 1984-11-02 Устройство дл сопр жени процессоров в вычислительных сет х

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU843809695A SU1249525A1 (ru) 1984-11-02 1984-11-02 Устройство дл сопр жени процессоров в вычислительных сет х

Publications (1)

Publication Number Publication Date
SU1249525A1 true SU1249525A1 (ru) 1986-08-07

Family

ID=21145730

Family Applications (1)

Application Number Title Priority Date Filing Date
SU843809695A SU1249525A1 (ru) 1984-11-02 1984-11-02 Устройство дл сопр жени процессоров в вычислительных сет х

Country Status (1)

Country Link
SU (1) SU1249525A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Головкин Б.А. Параллельные вычислительные системы. М.: Наука, 1980, с. 129, 146. , Гольденберг Л.М. Импульсные и цифровые устройств а. М. : Св зь, {973, с. 311, 313. . За вка GB № 2076190, кл. G 06 F 15/16, 1981. *

Similar Documents

Publication Publication Date Title
US4733390A (en) Data transmission system
JPS60501681A (ja) 時分割交換システム用制御情報通信装置
GB2135155A (en) Switching system with separate supervisory links
GB1357028A (en) Data exchanges system
SU1249525A1 (ru) Устройство дл сопр жени процессоров в вычислительных сет х
US4551583A (en) Control signal transmission system for key telephone system
JPH0831073B2 (ja) I/oハンドラ−
JPS6045864A (ja) 中央処理制御ではないシステムにおけるマイクロコンピユ−タ間の情報の転送方法
CA1091372A (en) Telephone message timing system
SU1180905A1 (ru) Устройство дл обмена информацией
SU1474666A1 (ru) Устройство межмашинной св зи
SU1160421A1 (ru) Устройство дл сопр жени цифровой вычислительной машины с каналами св зи
SU1238088A1 (ru) Устройство дл сопр жени электронно-вычислительной машины с абонентом
SU424148A1 (ru) Устройство для обслуживания заявок коллектива пользователей
SU1302289A1 (ru) Устройство дл сопр жени ЭВМ с абонентами
SU924694A1 (ru) Устройство св зи дл вычислительной системы
SU525939A1 (ru) Устройство дл сопр жени процессора обмена с каналами св зи
SU802957A1 (ru) Устройство св зи дл вычислительнойСиСТЕМы
SU1751859A1 (ru) Многоканальный преобразователь последовательного кода в параллельный
SU1130854A1 (ru) Устройство дл ввода информации
RU1810890C (ru) Устройство дл передачи информации между процессорами в многопроцессорной вычислительной системе
SU1386993A1 (ru) Многоканальное устройство приоритета
SU1043715A1 (ru) Устройство дл передачи информации в кольцевом канале св зи
SU1538172A1 (ru) Устройство дл сопр жени оконечного устройства с мультиплексным каналом передачи информации
SU1481785A1 (ru) Устройство дл св зи процессоров