SU1387001A1

SU1387001A1 - Устройство дл определени частот обращени к программам

Info

Publication number: SU1387001A1
Application number: SU864130903A
Authority: SU
Inventors: Валерий Александрович Батраков; Игорь Николаевич Швыркин; Владимир Львович Гайдуков
Original assignee: Военная академия им.Ф.Э.Дзержинского
Priority date: 1986-10-08
Filing date: 1986-10-08
Publication date: 1988-04-07

Abstract

Изобретение относитс к области вычислительной техники и может быть использовано при отладке программ, а также дл определени частоты использовани модулей операционной системы дл решени задач оптимизации структуры. Устройство содержит регистр 1 кода операции, реверсивный счетчик 9 адреса, триггер 10, блок 13 буферной пам ти, содержащий N запоминающих чеек, элементы ИЛИ 7, 8, элемент И 11, элемент НЕ 12. Новое схемное решение позвол ет повысить быстродействие устройства и достоверность регистрируемой информации. Этим достигаетс технико-экономический эффект, заключающийс в исключении возможности неверного решени задач оптимизации структуры, а также сокращении затрат машинного времени на обработку регистрируемой информации. 1 ил.

Description

i

(/

С

се

сх

1

Изобретение относитс к вычислительной технике и может быть использовано дл отладки программ, а также дл определени частоты использовани модулей операционной системы дл решени задач оптимизации структуры операционной системы. . Целью изобретени вл етс повышение быстродействи .

На чертеже приведена структурна схема устройства дл определени частот обращени к программам.

Устройство содержит регистр 1 кода операции , блок 2 элементов И, первый 3, второй 4, третий 5 и четвертый 6 элементы задержки , первый 7 и второй 8 элементы ИЛИ, реверсивный счетчик 9 адреса, триггер 10, элемент И 11, элемент НЕ 12 и блок 13 буферной пам ти.

Блок 13 буферной пам ти (БП) содержит дешифратор 14, блок 15 элементов ИЛИ, элемент И 16, элемент ИЛИ 17 и N запоминающих чеек (где N-количество модулей ОС, имеющих уникальные имена).

Запоминающа чейка содержит регистр 18, счетчк 19 импульсов, схему 20 сравнени , первый 21 и второй 22 блоки элементов И, первый 23, второй 24 и третий 25 элементы И и первый 26, второй 27 и третий 28 элементы ИЛИ.

Устройство имеет информационный 29 и тактовый 30 входы, входы чтени 31, начальной установки 32, признака окончани считывани 33, выходы готовности 34 результата 35, требовани считывани 36.

Информационный вход 29 соединен с первым входом блока 2 элементов И, выход которого соединен с входом регистра 1 кода операции, выход которого соединен с информационным входом блока 13 БП, тактовый вход 30 соединен с вторым входом блока 2 элементов И и через элемент 4 задержки с тактовым входом блока 13 БП, вход 31 чтени соединен с входом установки в единицу триггера 10 и через элемер1т 6 задержки с вторым входом элемента ИЛИ 8, выход которого соединен с вторым входом элемента И 11, выход которого соединен с вторым счетным входом реверсивного счетчика 9 адреса, выход обнулени которого через элемент 5 задержки соединен с вторым входом элемента ИЛИ 7, выход которого соединен с входом установки в нуль триггера 10, единичный выход которого вл етс выходом 34 готовности и соединен с первым управл ющим входом реверсивного счетчика 9 адреса и входом чтени блока 13 БП, инверсный выход триггера 10 соединен с вторым управл ющим входом реверсивного счетчика 9 адреса и входом записи блока 13 БП, вход 32 начальной установки соединен с входом сброса блока 13 БП, входом начальной установки реверсивного счетчика 9 адреса и первым входом элемента ИЛИ 7, вход 33 признака окончани считывани соединен с первым входом эле

387001

2

мента ИЛИ 8 и входом признака окончани считывани блока 13 БП, информационный выход которого вл етс выходом 35 результата, выход защиты блока 13 БП 5 вл етс выходом 36 защиты и соединен через элемент НЕ 12 с первым входом элемента И 11, выход признака наличи информации блока 13 БП через элемент 3 задержки соединен с первым счетным входом реверсивного счетчика 9 адреса, ин формационный выход которого соединен с . адресным входом блока 13 БП.

В блоке 13 БП адресный вход блока соединен с входом дещифратора 14, i-й выход дешифратора 14 (, N) соединен

J5 с первыми входами блока 21 элементов И, элемента И 23 и элемента И 24 соответствующей i-й чейки, выход несравнени схемы 20 сравнени i-й чейки соединен с соответствующим i-M входом элемента И 16, выход которого вл етс выходом признака

20 наличи информации блока, выход блока 22 элементов И i-й чейки соединен с соответствующим 1-м входом блока 15 элементов ИЛИ, выход которого вл етс информационным выходом блока, выход защиты счет г чика 19 импульсов i-й чейки соединен с соответствующим i-м входом элемента ИЛИ 17, выход которого вл етс выходом защиты блока.

В каждой чейке блока 13 БП перва группа информационных входов схемы 20

30 сравнени и второй вход блока 21 элементов И подключены к информационному входу блока, тактовый вход схемы 20 сравнени подключен к тактовому входу блока, третий вход блока 21 элементов И и второй вход элемента И 23 подключены к выходу при35 знака наличи информации блока, четвертый вход блока 21 эле,ментв И и второй вход элемента И 24 подключены соответственно к входам записи и чтени блока, вход начальной установки регистра 18 и первый вход блока 21 элементов И и второй вход

40 сброса блока, первый вход элемента И 25 подключен к входу признака окончани считывани блока, выход блока 21 элементов И соединен с входом регистра 18, выход которого соединен с второй группой инфорлг мационных входов схемы 20 сравнени , вы- . ход сравнени которой соединен с первым входом элемента ИЛИ 26, выход элемента И 23 соединен с вторым входом элемента ИЛИ 26, выход которого соединен со счетным входом счетчика 19 импульсов, выход за50 щиты которого соединен с вторым входом элемента ИЛИ 28 и вторым входом элемента И 25, выход которого соединен с вторым входом элемента ИЛИ 27, выход которого соединен с входом начальной установки счетчика 19 импульсов, выход элемента И 24

55 соединен с первым входом элемента ИЛИ 28, выход которого соединен с вторым входом блока 22 элементов И, выходы разр дов регистра 18 и счетчика 19 импульсов соединены с первыми входами соответствую-управл ющего сигнала вырабатывают сиг- щих элементов И блока 22.нал на выходе несравнени . Тогда на вы- Устройство работает следующим образом.ходе элемента И 16 БП формируетс сиг- Первоначально на вход 32 устройстванал, который поступает на второй вход эле- поступает сигнал сброса, который устанав-г мента И 23 и третий вход блока 2 элемен- ливает в нулевое состо ние регистры 18тов и всех чеек БП. По этому сигналу со- и через соответствующие элементы ИЛИ 27 счетчики 19 импульсов блока 13 БП, сбрасывает реверсивный счетчик 9 адреса, а через элемент ИЛИ 17 - триггер 10.

На единичном выходе триггера 10 уста- Этот же сигнал, пройд через соответствуюнавливаетс низкий потенциал, которыйшие элемент И 23 и элемент ИЛИ 26, зачерез выход 34 устройства выдаетс в ЭВМ,носит в счетчик 19 данной чейки БП едисигнализиру о готовности устройства к ра-, ницу. Сигнал с выхода элемента И 16 БП поботе в режиме записи информации в буфер-ступает также на вход элемента 3 задержки,

ную пам ть. Высокий потенциал с инверс- Сигнал, формируемый на его выходе, увеличивает содержимое реверсивного счетчика

держимое регистра I кода операции через соответствующий блок 21 элементов И переписываетс в регистр 18 чейки БП, в которую дещифратором 14 разрещаетс запись.

9 адреса на единицу. Тем самым определ етс смежна чейка блока 13 БП дл записи информации при возникновении ситуации , аналогичной указанной.

В случае, если в регистре 18 одной из чеек блока 13 БП к моменту прихода сигнала на вход 30 устройства хранитс код модул ОС, к которому обращаетс программа , то с приходом сигнала на тактона входе сравнени сигнал, который через соответствующий элемент ИЛИ 26 увеличивает содержимое соответствующего счетчика 19 на единицу.

В процессе измерений может возникнуть ситуаци , когда на одном из счетчиков 19 БП накапливаетс такой код, что очередное добавление импульса приводит к переполнению данного счетчика, а следовательно, и к искажению регистрируемой информации.

ного выхода триггера 10 поступает на четвертые входы элементов И блока 21 всех чеек БП, разреща тем самым запись информации в БП. Этот же потенциал поступает на второй управл ющий вход реверсивного счетчика 9 адреса, разреша 20 ему работу в режиме суммировани импульсов , поступающих на его первый счетный вход. Код, установленный на группе выходов реверсивного счетчика 9 адреса (в начале работы нулевой код), поступает на де- 25 ш вход схем 20 сравнени только соответ- щифратор 14 БП. На соответствующем выхо- ствующа схема 20 сравнени вырабатывает де дещифратора 14 (первом) устанавливаетс высокий потенциал, который поступает на первые входы элементов И блока 21 соответствующей чейки (первой) БП, разреща тем самым запись информации в данную ЗО чейку БП. Устройство к работе готово.

При обращении исследуемой программы к ОС ЭВМ вырабатывает сигнал, который поступает на вход 30 устройства. Одновременно по входу 29 устройства поступает

соответствующий код модул (уникальное з5 Поэтому при возникновении такой ситуа- им ), который через блок 2 элементов Иции на выходе защиты соответствующего

принимаетс в регистр 1 кода операции.счетчика 19 БП по вл етс высокий потенЭтот код с группы информационных выхо-циал, который через элемент ИЛИ 17БПвыдов регистра 1 ко.да операции поступаетдаетс на выход 36 устройства, сигнализина второй вход блока 21 элементов И каж-ру ЭВМ о необходимости считывани индой чейки БП. Сигнал, поступивщий на формации из данной чейки. Одновременно вход 30 устройства, проходит через элемент этот потенциал через соответствующий 4 задержки и поступает на тактовые вхо- элемент ИЛИ 28 поступает на второй вход ды схем 20 сравнени всех чеек БП (на соответствующего блока 22 элементов И, обоих выходах схем 20 сравнени при отсут- разреща тем самым считывание информа- ствии управл ющего сигнала присутствуют .г ции, хран щейс в данной чейке БП (со- низкие потенциалы). На первую группу ин- держимого регистра 18 и счетчика 19). формационных входов схемы 20 сравнени Эта информаци через блок 15 элементов каждой чейки БП поступает код, хран - ИЛИ БП поступает на выход 35 устройства, щийс в данный момент времени на ре- ЭВМ считывает данную информацию и пе- гистре 1 кода операции. На вторую группу реписывает ее в файл, размещенный на информационных входов схемы 20 сравнени 50 внещнем накопителе. При этом на вход 33 каждой чейки БП поступает код, хран щий- устройства поступает сигнал, сигнализирую- с в данный момент времени на регистрещей о том, что информаци считана. Он

18 соответствующей чейки БП. Возможныпоступает через элемент ИЛИ 8 на первый

два случа .вход элемента И 11, но не проходит через

В случае, если ни в одном регистре 18 него, так как он закрыт низким потенциа- чеек БП не содержитс кода, соответствую- 55 лом, поступающим на второй вход элемента щего коду имени вызываемого модул ОС И И с выхода элемента НЕ 12. Сигнал (а при первом обращении так и есть), признака окончани считывани поступает все схемы 20 сравнени при поступлении также на первый вход элемента И 25 кажуправл ющего сигнала вырабатывают сиг- нал на выходе несравнени . Тогда на вы- ходе элемента И 16 БП формируетс сиг- нал, который поступает на второй вход эле- мента И 23 и третий вход блока 2 элемен- тов и всех чеек БП. По этому сигналу со-

Этот же сигнал, пройд через соответствуюдержимое регистра I кода операции через соответствующий блок 21 элементов И переписываетс в регистр 18 чейки БП, в которую дещифратором 14 разрещаетс запись.

В случае, если в регистре 18 одной из чеек блока 13 БП к моменту прихода сигнала на вход 30 устройства хранитс код модул ОС, к которому обращаетс программа , то с приходом сигнала на такто ш вход схем 20 сравнени только соответ- ствующа схема 20 сравнени вырабатывает

на входе сравнени сигнал, который через соответствующий элемент ИЛИ 26 увеличивает содержимое соответствующего счетчика 19 на единицу.

ш вход схем 20 сравнени только соответ- ствующа схема 20 сравнени вырабатывает

Поэтому при возникновении такой ситуа- ции на выходе защиты соответствующего

дои чейки БП, но проходит только через тот элемент И 25, который открыт высоким потенциалом, поступающим с выхода защиты сооветствующего счетчика 19.

Сигнал с выхода соответствующего элемента И 25 БП через соответствующий элемент ИЛИ 27 БП сбрасывает соответствующий счетчик 19 БП (код имени модул ОС, хран щийс в регистре 16 данной чейки, не сбрасываетс , поэтому в данном счетчике 19 и дальще накапливаетс количество обращений к данному модулю ОС).

В момент окончани работы исследуемой программы (пакета программ) в блоке 13 БП хранитс информаци , содержаща коды уникальных имен модулей ОС и частоты обращений к ним.

Считывание содержимого блока 13 БП осуществл етс следующим образом.

ЭВМ вырабатывает сигнал, который поступает на вход 31 устройства. Этот сигнал устанавливает триггер 10 в единичное состо ние . На единичном выходе триггера 10 устанавливаетс высокий потенциал, который через выход 34 устройства выдаетс в ЭВМ, сигнализиру о готовности устройства в режиме чтени . Высокий потенциал с еди- ичного выхода триггера 10 поступает на вторые входы элементов И 24 всех чеек БП, разреща тем самым считывание информации из блока 13 БП. Этот же потенциал поступает на первый управл ющий вход реверсивного счетчика 9 адреса, разреща ему работу в режиме вычитани импульсов, поступающих на его второй счетный вход. К этому моменту времени управл ющий сигнал, поступивщий на вход 31 устройства через элемент 6 задержки, элемент ИЛИ 8 и далее через элемент И 11, поступает на второй счетный вход реверсивного счетчика 9 адреса и уменьщает хран щийс на нем код на единицу, тем самым формиру код, соответствующий адресу чейки БП, в которую последней записана информаци (при окончании режима записи на реверсивном счетчике 9 адреса хранитс код, соответствующий адресу чейки БП, в которую при необходимости записываетс информаци ). По вл ющийс высокий потенциал на соответствующем выходе дешифратора 14 БП, поступа на первый вход элемента И 24 соответс- вующей чейки БП, проходит далее через соответствующий элемент ИЛИ 28 БП на второй вход второго блока 22 элементов И и разрещает тем самым считывание информации, хран щейс в данной чейке (содержимого регистра 18 и счетчика 19) БП. Эта информаци через блок 15 элементов ИЛИ поступает на выход 35 устройства. На вход 33 устройства из ЭВМ начинают поступать сигналы с частотой, обеспечивающей считывание информации из одной чейки БП. Каждый такой сигнал через элемент ИЛИ 8 и элемент

И 11 уменьщает содержимое реверсивного счетчика 9 адреса, тем самым разреща считывание информации из смежной чейки блока 13 БП.

- При формировании на реверсивном счетчике 9 адреса нулевого кода на его выходе обнулени по вл етс сигнал, который поступает через элемент 5 задержки и элемент ИЛИ 7 на вход установки в нулевое состо ние триггера 10 (триггер сбрасываетс уже после того, как информаци из первой чейки БП, считана, но до поступлени очередного сигнала на вход 33 устройства). На единичном выходе триггера 10 по вл етс нулевой потенциалГ который запрещает считывание информации. Одновременно он через выход 34 устройства поступает в ЭВМ, сигнализиру об окончании режима чтени .

0

5 0 5

0

5

Claims

Формула изобретени

Устройство дл определени частот обращени к программам, содержащее регистр кода операции, блок элементов И, первый и второй элементы задержки, первый и второй элейенты ИЛИ, счетчик адреса , триггер и блок буферной пам ти, содержащий дешифратор, блок элементов ИЛИ, элемент И и п запоминающих чеек (где п - количество слов), кажда i- запоминающа чейка блока буферной пам ти (где i- 1,п) содержит схему сравнени , первый и второй блоки элементов И, первый элемент И, первый элемент ИЛИ, счетчик и регистр, причем вход начальной установки устройства соединен с первым входом первого элемента ИЛИ и с входами начальной установки регистра каждой запоминающей чейки блока буферной пам ти, выход первого элемента ИЛИ соединен с входом установки нул триггера, вход чтени устройства соединен с единичным входом триггера , информационный и тактовый входы устройства соединены соответственно с первым и вторым входами блока элементов И, выходы которого соединены с информационным входом регистра кода операций, группа выходов регистра кода операций соединена с группой входов первого блока элементов И и первой группой информационных входов схемы сравнени каждой запоминающей чейки блока буферной пам ти, выход несравнени схемы сравнени i-й запоминающей чейки блока буферной пам ти соединен с i-м входом элемента И блока Q буферной пам ти, выход элемента И блока буферной пам ти соединен с входом первого элемента задержки, тактовый вход устройства через второй элемент задержки соединен с тактовыми входами схем сравнени всех запоминающих |еек блока буферной пам ти, инверсный выход триггера соединен с вторым входом первого блока элемента И всех запоминающих чеек блока буферной пам ти, пр мой выход триггера

5

вл етс выходом готовности устройства, информационный выход счетчика адреса соединен с входом дешифратора блока буферной пам ти, выход второго блока элементов И i-й запоминающей чейки блока буферной пам ти соединен с i-м входом блока элементов ИЛИ блока буферной пам ти, выход блока элементов ИЛИ блока буферной пам ти, вл етс информационным выходом устройства, выход эленен с вторым входом первого элемента ИЛИ, выход элемента ИЛИ блока буферной пам ти вл етс выходом требовани считы-вапи устройства и через элемент НЕ соединен с первым входом элемента И, выход которого соединен с первым счетным входом счетчика адреса, вход признака окончани считывани устройства соединен с первым входом второго элемента ИЛИ и первым входом третьего элемента И всех

мента И блока буферной пам ти соеди- 10 запоминающих чеек блока буферной панен с третьим входом первого блока элементов И и вторым входом первого элемента И всех запоминающих чеек блока буферной пам ти, i-й выход дешифратора блока буферной пам ти соединен с четверм ти , выход первого элемента задержки соединен с вторым счетным входом счетчика адреса, пр мой и инверсный выходы триггера соединены соответственно с входами пр мого и обратного счета счетчика

тым входом первого блока элементов И адреса, вход чтени устройства через чет- первым входом первого элемента И i-йвертый элемент задержки сое/тинен с вторым запоминающей чейки блока буферной па-входом второго элемента ИЛИ, выход кото- м ти, группа выходов регистра i-й запоми-рого соединен с вторым входом элемента И, нающей чейки соединена с второй груп-выход требовани считывани счетчика i-й пой входов схемы сравнени i-й запоми-20 запоминающей чейки блока буферной па- нающей чейки блока буферной пам ти,м ти соединен с i-м входом элемента ИЛИ выход равенства схемы сравнени i-й запо-блока буферной пам ти, i-й выход дещиф- минающей чейки соединен с первым вхо-ратора соединен с первым входом второго дом первого элемента ИЛИ i-й запоми-элемента И i-й запоминающей чейки бло- нающей чейки, выход первого элементака буферной пам ти, пр мой выход триггера ИЛИ i-й запоминающей чейки соединен со25 соединен с вторым входом второго элемента счетным входом счетчика i-й запоминающейИ всех запоминающих чеек блока буферной

( чейки блока буферной пам ти, выходы первого блока элементов И и первого элемента И i-й запоминающей чейки соединены соответственно с информационным входом

пам ти, вход начальной установки устройства соединен с первым входом второго элемента ИЛИ всех запоминающих чеек блока буферной пам ти, выход второго элерегистра и вторым входом первого элемен- мента И i-й запоминающей чейки соеди- та ИЛИ i-й запоминающей чейки блока буферной пам ти, информационные выходы регистра и счетчика каждой i-й запоминающей чейки соединены с соответствующими входами второго блока элементов И i-й запоминающей чейки буферного блока пам ти , отличающеес тем, что, с целью по- выщени быстродействи , в устройство введены третий и четвертый элементы задержки , элемент И и элемент НЕ, в блок буфер35

нен с первым входом третьего элемента ИЛИ i-й запоминающей чейки блока буферной пам ти, выход третьего элемента ИЛИ i-й запоминающей чейки соединен с вторым входом второго блока элементов И i-й запоминающей чейки блока буферной пам ти , выход требовани считывани счетчика i-й запоминающей чейки соединен с вторыми входами третьего элемента ИЛИ и третьего элемента И i-й запоминающей чейки

ной пам ти введен элемент ИЛИ, а в каждую 40 блока буферной пам ти, выход третьего запоминающую чейку блока буферной элемента И i-й запоминающей чейки соеди- пам ти введены второй и третий элементы ИЛИ и второй и третий элементы И, причем вход начальной установки устройства соединен с входом начальной установки

45

нен с вторым входом второго элемента ИЛИ i-й запоминающей чейки блока буфер ной пам ти, выход второго элемента ИЛИ i-й запоминающей чейки соединен с входом начальной установки счетчика i-й запоминающей чейки блока буферной пам ти.

счетчика адреса, выход переполнени которого через третий элемент задержки соединен с вторым входом первого элемента ИЛИ, выход элемента ИЛИ блока буферной пам ти вл етс выходом требовани считы-вапи устройства и через элемент НЕ соединен с первым входом элемента И, выход которого соединен с первым счетным входом счетчика адреса, вход признака окончани считывани устройства соединен с первым входом второго элемента ИЛИ и первым входом третьего элемента И всех

запоминающих чеек блока буферной пам ти , выход первого элемента задержки соединен с вторым счетным входом счетчика адреса, пр мой и инверсный выходы триггера соединены соответственно с входами пр мого и обратного счета счетчика

адреса, вход чтени устройства через чет- вертый элемент задержки сое/тинен с вторым входом второго элемента ИЛИ, выход кото- рого соединен с вторым входом элемента И, выход требовани считывани счетчика i-й запоминающей чейки блока буферной па- м ти соединен с i-м входом элемента ИЛИ блока буферной пам ти, i-й выход дещиф- ратора соединен с первым входом второго элемента И i-й запоминающей чейки бло- ка буферной пам ти, пр мой выход триггера соединен с вторым входом второго элемента И всех запоминающих чеек блока буферной

пам ти, вход начальной установки устройства соединен с первым входом второго элемента ИЛИ всех запоминающих чеек блока буферной пам ти, выход второго элемента И i-й запоминающей чейки соеди-

мента И i-й запоминающей чейки соеди-

нен с первым входом третьего элемента ИЛИ i-й запоминающей чейки блока буферной пам ти, выход третьего элемента ИЛИ i-й запоминающей чейки соединен с вторым входом второго блока элементов И i-й запоминающей чейки блока буферной пам ти , выход требовани считывани счетчика i-й запоминающей чейки соединен с вторыми входами третьего элемента ИЛИ и третьего элемента И i-й запоминающей чейки

блока буферной пам ти, выход третьего элемента И i-й запоминающей чейки соеди-

нен с вторым входом второго элемента ИЛИ i-й запоминающей чейки блока буфер ной пам ти, выход второго элемента ИЛИ i-й запоминающей чейки соединен с входом начальной установки счетчика i-й запоминающей чейки блока буферной пам ти.