JPS5868091A - リフレツシユメモリのリ−ド方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

本発明け、非同期パスシステムのＣＲＴディスプレイ装
置におけるり７し・アシュメモリのアクセス方式、特に
リード方式に関する。 一般に、ＣＲＴディスプレイ装置においては、表示を周
期的にリフレッシュするためＣＲＴコントローラにより
リフレッシュメモリをアクセスするが、例えば、表示画
面を書き換えるためにげりフレッシュメモリをＣＰＵ側
からもアクセスする必要がある。しかしながら、ＣＰＬ
Ｉ側からのアクセスとＣＲＴコントローラ側からのアク
′ｔＪＬが競合すると表示両面の一部に７ラツシユが発
生してし１つ。 Ｍｃ６８０［］、１の同期バヌシステムで汀、システム
クロックヲ有しており、このシステムクロックがｒＨＪ
の期間にだけＣＰＵ側からデータ転送ヲ行ない、システ
ムクロックがｒＬＪの期間にＣＲＴ−１ントｔコーフ側
からリフレッシュメモリをアクセスするようにしている
が、Ｚ−８０等の非同期パスシステムでげシステムクロ
ックがないため、このような方式汀不「ｊ１能である。 そこｆ、従来、水平又汀’ｌ＋；　ニー６ブランキング
助曲にｃ　Ｐｌ−１（目１か「、リフレッシュメモリを
γりｔヌするように（〜ていたが、この方式で汀処坤ヌ
ピードが遅くな−１１し凍りといつ欠つ、があ−］た。 用ニ、ＣＰ′ＩＪＶｃよりリプレフシュメモリのデータ
をリードする場合、確定したり一１゛デー〃をプ゛−タ
バヌからＣＰ　ＬＪ　ｉでｉｌνり込めるタイミングに
り一ドサイクル中、糊めで短かい期１１１１でアｌ）た
め、（２Ｂ　Ｔコントローラに３Ｌリリフｌ／ｌシユメ
モリへのアクセスＶＣ影ζ９を与−えず、確実にデーｌ
♀リードすることげ内器−ｆ：”あった。 本発明ば、１するＱ、（Ｃ此み、非同期バスシステムで
表示画ｌ′Ｉ′１１にフヲ゛ノシュを発生させないで、
ＣＰＵＫよりり７レノシユメモリを高１申にＶｌつ確実
にリード−するｌｒ規なりフレッシュメモリのリード方
式を提供するものである。 以下、本発明脅・図面を宿Ｉ’ｌｌしながらｒｒｓｐ、
明−「る。 第１Ｍｄ、本発明によるＣ王イ゛１゛ディスフ゛レイ装
置の実７１ｉｌｒ４刈イＩニカくすブロック図であり、
（１）ぽＣ１）　Ｌｌφを基準り

【ＩツクとするＣ　Ｐ
　Ｕ、（２）ＩＩ↓ｃ　ｔｔ　’ｌ’　Ｃφ？基準クロ
ックとする０丁ぐＴコントｔ１−ラ、（３）ニ“リフレ
ッシュメモリ、（４１ｆｌ−ＣＰ　Ｕ　（１１のアドレ
スバスＡＯ〜Ａ１５とｃ　ｉｘ　’ｒコツトローフ（２
）のアドレスバスＡｏ’〜Ａ１ξを切替え、いずれかの
アドレスバス會すスレＩシュメ七り（３）ＶＣ（８）続
するマルチプレクサ、（５）け基準クロックＣＦ＋　Ｔ
　Ｃφにより制御されリフレッシュメモリ（３）のデー
タをラッチするりノ千回路、（６）汀ギャブクタジェ芥
レータ、（７）汀パラレルデータをシリアｌレゾ−タ１
τ変メハｃ、出力としてビデオ悄壮を出力するシフトレ
ジスタ、（８）けＣじｌ’Ｕ（１１とリフレッシュメモ
リ（３）と１ｆ接続するデータバス］〕０〜０７に設け
られたラッチ回路、（９）’ｌ’ｌ　ｕ　７　　’）　
ハスＩ〕０　□　Ｄ　７　［Ｙ７’　ｎ　’ｖ　：ｌ”
Ｌ　＊　’１’　　）回路である。 史に、（１１）ぽｅ　Ｐ　ＩＪ’　（１）のリフレッシ
ュメモリ（３）へのアクｔ：Ｌ要求Ｖ（１，んじで出力
される伯ヰＷ　Ａ、　Ｉ　Ｔと基準クロックＣＰ　ＴＪ
φ及び（ｊ刊Ｔ　Ｃφを人力し、制うｔｉ信＋８４−２
Ｑ、全発生する１ｂｌＪ　４Ｊ４１信鰺イｄ生回１烙、
ｑり０３Ｑ４１　（１５）げＡ　Ｎ　、Ｄゲート、ｔＲ
面（１８）汀インバータである。 ここＴ、ｌ＋ｌｌ？ａ４１ｆＨＱ　２　Ｑ、Ｂ　ＣＰ　
Ｔ、Ｊ　（１１７５＋　ｌ　７　ｖ　／シュン１ニリ（
３）をアク１！ヌするときのみ出力されるようＫし”’
Ｕいるのｆ、−ＩＩＩ＋常、Ｃ，’、Ｐ　Ｕ　ｍ　（ｔ
ｉｌｌから（７Ｊ７クセス非求がｆ（い場合に、ゲート
回路（９）はオフ（−７でおり、−７ｎｓ−／゛７−１
／　り９　ｆ４１ＨＣ−ｆ＜　’Ｉ’　］　：／　トＬ
Ｊ−ヲ（２）側に切替えられている。＜ｊｔつで、リフ
レノシュメ七り（３）げ（：　Ｒ’ｌ’コントＬ１−ラ
（２＋　＋１１１１のアドレスバスＡＤ’〜Ａ１５’に
、ｊ：リアドレス指Ｗがイｊなわれ、この指定されたデ
゛−夕が基をクロック（２ｈ　′１’　Ｃφｆしたがっ
てブツ千［川・烙＋５１ＶＣ″７プチされ、キャラクタ
ジ、ネｌ／　り（６）及びシフトレジスタ（７）を介し
てビデオ（Ｘ　ｌ’ｊ’と（１，で出力ＴＸれ表７ドの
り７し、・シュを基準つ（ｌ・り（：　１．’？　’［
’　Ｃ’、φ（、−従ってＪろ］　、ｍｌｌ的にイー１
なう。 この場イ１、す７１／　Ｍｌシュメモリ（３）ｄ基少り
ＩＪツクＣＢ　’Ｉ’　Ｃφが「Ｈ−１の１川１ｌｌ−
Ｔ−のみＣ１え′］゛コントローブ（２）によりγりｔ
スされる。 ところで、本ＳＳ、＋＋′Ｔ：け、例えば、第２図のブ
ロック図にｌｒりずよつに、発振器０１のと（すＪを分
周器−にて分周し、（出力全容々ＣＴ’　Ｕφ１々びＣ
，Ｙ（’−Ｌ’　（ＮφとしてＣＰ　ｔＩ　（１／）及
びＣＲＴコントＬ１−ラ（２）に加えることにより、Ｒ
＋、；　＊り［１ツクＣＰ　Ｕφとｃ　ｈ　’ｒ’　ｃ
φを第５図のタイミングチャート（イ）（０）の如く同
期させている。この場合、ＣＰ　Ｕ　（１）が処Ｊｊ４
！する命令のステート数が異がるため、（コ丁〈↓゛（
シφ灯ＣＰＵφに対してＡ、Ｂ２つのタイミンクが発生
する。 そこで、先ず、（２ＲＴ　ＣφがＣＰＵφに対してへの
タイミングで発生する場合について、第４図及び第５図
を参１拍しながら制但ｊ信号発生回路ｆｉ＋）の動作全
説明する。 第４園け、制貴信習゛発生同略（１１〕の貝一体回鯖例
であり、２つのＪ−にブリＩブフ［Ｉ）ブＣ２１］ωと
ＮＡＮＤゲー）ｆｌ及びインバータ■とより構成され、
第１Ｊ−にフＩＪ　ノブ７０ツフ“Ｃ２】）のＪ端子汀
１．ｉｌｌｌｌ圧電圧そｌ−７てに端イσ扱堆さねてい
る。このためｃ　Ｐ　Ｕ　（１１のリフレッシュメモリ
（３）へのアクセヌ要求に応じ１出力される信号Ｗ　Ａ
　Ｉ　’Ｉ’　（第５図？→）が＠１−ｙ　ｇ　ノプフ
１１　’７デＣυのＴ端子に入力されると、悟−号Ｗ　
Ａ工′ｒ゛の立ち下がりで出力Ｉ　Ｑ、け第５図に）の
如（Ｉ−Ｈｌとなり、この出力１　Ｑ、とＣＲＴ■φと
がＮ　Ａ　Ｎ　Ｄゲー）ＣＩＶＣ加えられるため、イン
バータ（ハ）の出力（２）に１第５図０りの↓つにｒＨ
Ｊとなる。即ち、第２７リツプフロツプωのＪ幼子にｉ
　ｒＨＪの出力■が印加され、Ｋ端子にげ出力■の反転
信号が印加されることとなる。従って、第２Ｊ−に７１
ＪノプフロープののＴ端子に印加されでいるＣＰＵφが
立ち下がると出力２互に第５図（へ）の如くＬＨ」から
ｒＬ」となり、この出力２Ｑにより第１Ｊ−に７リツブ
７０ノブＱ刀はリセットされる。そして出力２Ｑば０１
）　ＬＪφの次の立ち下がりで再びｒＨｊ　［４どる。 即ち、ｃｐｕ（１）からリフレッシュメモリ（３）ＶＣ
アクセス要求が出されると、リード・ライトサイクルの
うちＣＲＴコントローラ（２）の基準クロ７りＣＲＴφ
が「Ｌ」となるハ 期間、制御信号２互けｒＬＪとなる（第５図（ロ）、（
へ）参照）。 ０ＲＴＯφがＣＰＵφに対して第６図に示すＢのタイミ
ングで光中する場合も、第４図に示す制御信号発生回路
０１）は第６図のように、ＣＲＴＡφが「Ｌ」となる期
間で制御イＨ号２頁、全発生する（第６　図（ロ）、　
（へ）参照　）。 以上のようにして制御信号発生回路ａＤから出力される
制碩１１ゴ号”２互げインバータＱｌｌｌｌを介してマ
ルチプレクサ（４）及びゲート回路（９）に加えられる
ため、ＣＰ　Ｕ　（ＩＨｌｌＩカＩｑリフレッシュメモ
リ（３）へのアクセヌ要求が出されると、マルチフ”レ
クサ（４）汀制御信号２互がｒＬＪの期間だけＣＲＴコ
ントローラ（２）側のアドレスバスＡ口〜Ａ１５からＣ
ＰＵ（１）側のアドレスバスＡＯ〜Ａ１５に切替え、ゲ
ート回路（９）け、制■信号２Ｑ、がｒＬＪの期間だけ
オンする。 さらに、ＯＰ　Ｕ　（１’ｌがりフレッシュメモリ（３
）にデータを＠き込む場合ぽ第５図チ）及び第６図（イ
）の如く信号ＭＷがＣＰ　Ｕ　（１）↓り出力され、こ
の信号ＭＷがインバータＱＱＴｈ介して出力２互の反転
信号と共にＡＮＤケー）Ｑ５）に印加されるため、ゲー
ト回路００け書き込み時、制御信号２互がｒＬＪとなる
期間オンする。又、信号Ｍ　Ｖｉ＋に制御信号２Ｑの反
転信号と基準クロックＣＰＵφとを人力するＡＮＤ／ｙ
’−）Ｑ、３の出力と共にインバータＱＱ？介してＡＮ
Ｄゲート０３に人力されるため、その出力Ｇ１け第５図
（す）及び第６図（す）の如く、制御信号・２互がｒＬ
Ｊとなる期間であって且つＣｌ’　ＵφがｒＪとなる期
間にｒＨＪとなる。このように、ＣＰＵ（１）カリフレ
ッシュメモリ（３）にデータ’を書き込む場合け、制狽
１信号２互がｒＬ」の期間、ゲート回路（９）（１１が
オンし、マルチプレクサ（４）によりアドレスバスがＣ
Ｐ　Ｕ　（１１側に切替えられ、しかもリフレッシュメ
モリ（３）に書き込みのタイミングを示すＡＮＤケ−１
−Ｃ１３の出力Ｇ１が加えられるので、第７図に）鯵）
に示すように、ＣＲＴコントローラ（２）側の基準クロ
ックＯＲＴＯφがｒＬＪとなるＣ又げＤの期間でＣＰＵ
（ｉ）ＶＣよるデータの書き込みが行なわれることとな
る。この場合、ＣＰ　Ｕ　ｍからのアドレヌＡＯ〜Ａ１
５及びデータ出力ＤＯ〜Ｄ７は第７図（Ｃｆｆ）（ハ）
の如く確定しているので、ＣＰ　Ｕ　（１１による確賽
なデータの書き込みが可能となる。 ところが、ＣＰ　Ｕ　（１）がリフレッシュメモリ（３
）よりデータをリードする場合け、第８図（ハ）に示す
ようにＣＰ　Ｕ　（１）がデータパフからデータをリー
ドできるタイミングがリードサイクルの後半のごく短か
い期間であるため、書き込み時と同様にＣＲＴＣφがｒ
ＬＪとなるＣ又ぼＤの期間でデータをリードしてもその
リードデータに保証されない。 そこで、本発明においてげ第１図の如くリフレッシュメ
モリ（３）とＣＰＵ（１）を接続するデータパフにラッ
チ回路（８）全設け、制御信号２Ｑとリード時にＣＰ　
Ｕ　（１）から出力される信号ＭＲに基づいてこのう７
チ回路（８）を制御するようにしている。即ち、信号Ｍ
ＷσＡＮＤゲート０４の出力と共にインバータα７１を
介してＡＮＤゲート圓に入力されるため、その出力Ｇ２
ａ第５図（す）及び第６図（男の如く、制御信号２互が
ｒＬＪなる期間゛ひあって且つＣＰＵφが「ＨＪ′ｆｘ
る期間にｒＨＪとなり、この出力Ｇ２がラツチバルヌと
してラッチ回路（８）に加えられる。 この場合、マルチプレクサ（４）及びゲート回路（９）
には制御信号２互の反転信号が加えられているため、ア
ドレスバスｔ４　ＣＰ　Ｕ（１１側に切替えられており
、ゲート回路（９）けオンしている。しかも、ＡＮＤゲ
ートａＳの出力にｒＬＪ　＆のでゲート回路ＱＯげオフ
している。従って、第８図に示すようなＣＲＴコントロ
ーラ（２）の基準クロック０ＲＴＣφがｒＬＪとなるＣ
父げＤの期間でＣＰ　Ｕ　（１）によりリードすべきデ
ータσブ７チ回路（８）Ｋランチされることとなる。そ
して、ランチされたデータげ次の命令でＣＰ　Ｕ　ｖｃ
　Ｎｖり込む↓つに丁れば、ＣＲＴコントローラ（２）
にょろりフレッシュメモリ（３）のアクセスに影響を与
えることｌぐＣＰＵＶＣよるデータのリードが可能とな
る。 本発明によるリフレッシュメモリのリード方式げ、上Ｎ
ｅの如く、リフレ７シュメ七りとＣＰＵとを接続するデ
ータバヌにラッチ回路を設けると共に、ＣＰＵとＣＲＴ
コントローラの基準クロックを同期させ、ＯＲ’Ｉ’コ
ントローラの基準クロノフカ所定レベルの期間にＣＰＵ
によりリードすべきリフレッシュメモリのデータをラン
チ回路にランチし、次の命令でラッチされたデータをＣ
ＰＵに取り込むようにしたので、ＣＰ　Ｕ側からのアク
セスとＣＲＴコントローラ側からのアクセスが競合する
のを防ぐことが可能となり、フラッシュ′ｆｒ発生させ
ないで高速に且つ確央にり７しｌシュメモリのデータを
ＣＰＵによりリードすることができる。

【図面の簡単な説明】

第１図ｄ本発明の実施例を示すブロック図、第２図ばＣ
ＰＵとＣＲＴコントローラの基準クロンクを同期さぜる
ための構設を示すプロＩり図、第３図（イ）←）ぽ各々
の基準クロｌりを示すタイミングチャート、第４図げｊ
ｌＩ制御信旬゛珀生回路の具体回路例、第５図（イ）〜
（す）及び第６図（イ）〜（１月に実施例の各部の波形
全示すタイミングチャート、第７回付）〜（イ）〕汀Ｃ
ＰＵによるデータ害き込み時のタイミングチャート、第
８図（イ）〜Ｏ→ばＣＰ　Ｕによるデータリード時のタ
イミングチャートである。 主な図書の説明 （１）・・・・・・ＣＰＵ、（２）・・・・・・ＣＲＴ
コントローラ、（３）・・・・・・す７し７シユメモリ
、（４）・・・・・・マルチプレクサ、（５）・・・・
・・ランチ回路、（６１−・−・−キャラクタジェネレ
ータ、（７）・・・・・・シフトレジヌタ、（８）・・
・・・・うＩ子回路、（９）１１１・・・・・・ゲート
回路、０１１・・・・・−制御信号発生回路、０９・・
・・・・発振器、（イ）・・・・・・分周器、２１１の
・・・・・・Ｊ−ＥＣプリップ７０ツブ。

Claims (1)

1. 【特許請求の範囲】 １）リフレアシュメモリド、該リフレッシュメモリをア
   クセスするＣＰＵと、基準クロ・Ｉりが第ルベル セスすることにより表示を周期的にリフレフシュするＯ
   ＦＴコントローラとを有する非同期バヌシヌテＪ、のＣ
   ＷＴディスプレイ装置において、前記リフレアシュメモ
   リとＣＰＵとを接続するデータバスにワノ千回路金設け
   ると共に、ＭＵ　ｆｒ！　ＣＰ　ＵとＣ　Ｒ　Ｔコント
   ローラの基準クロックを同期させ、ｙｌ−＋前記ｅ　Ｒ
   　Ｔコントローラの基準クロックが第２レベルの期間に
   弓■記ＣＰＵ［ｊリリードすべき前記リフレアシュメモ
   リのデータを前記ラッチ回路にラッチし、前記ＣＰＵに
   よる次の命令で前記ラッチ回路にラッチされたデータを
   前記ＣＰＵに取り込むようにしたこと全特徴とするリフ
   レッシュメモリのリード方式。