JPS61103257A - メモリ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ある基本クロックに同期して動作する例え
ば画像メモリを、この基本クロックとは非同期に動作す
るＣＰＵによりアクセスする場合に適用されるメモリ制
御回路に関する。

〔従来の技術〕

パソコンやビデオテックスシステムの端末等のディスプ
レイ装置では、フレームメモリ或いはビデオメモリと呼
ばれる１画面分の画像情報を貯えるメモリが使用される
。このようなメモリは、ＣＰＵからのデータをＣＰＵで
指定したアドレスに書き込み、画面表示の速度（例えば
３０フレ一ム／秒）に応じた所定のサンプリングクロッ
クで読み出される。

しかし、ある基本クロックに同期した読み出しが行われ
ているメモリを、この基本クロックと全く無関係にアク
セスした場合、両者のアクセスがぶつかる可能性があり
、その結果、表示画面が乱れたり、書き込むべき情報の
欠落等の問題が生じる。

このアクセスのぶつかりを避けるために、従来のメモリ
制御回路は、下記のような処置を行うようにしていた。

第１の制御方法は、ＣＰＵからのアクセスを画面表示の
ブランキング期間に限定するものである。

第２の制御方法は、画面表示のためのサイクルとＣＰＵ
のアクセスのためのサイクルとを交互に繰り返す方法で
ある。

°〔発明が解決しようとする問題点〕 上述の従来の第１の制御方法は、ＣＰＵがメモリをアク
セスできる時間が少なくなり、メモリへのデータの書き
込み速度が遅くなる問題点があった。従来の第２の制御
方法は、ＣＰＵのアクセスのサイクルが到来するまで、
ＣＰＵが待たねばならず、この待ち状態でＣＰＵが他の
処理を行うことができず、やはり、書き込み速度が遅い
欠点があった。

この発明は、従来のメモリ制御回路が持つ上述”’　　
　　ｃｖｒＡ！！１．；ｆｒ−Ｍ？＊ｔ４６ａｖｚあ、
。、１，７）＠ｑｏｇｈは、基本的には、画面表示のた
めのサイクルとＣＰＵのアクセスのためのサイクルとを
交互に行うものであり、ＣＰＵがＣＰＵ自身のアクセス
サイタルを待たないでメモリへのデータの書き込みを行
うことができるメモリ制御回路を提供することにある。

この発明では、ＣＰＵが書き込み命令を出力してから実
際に書き込みを完了するまでの間に他の処理を行うこと
が可能である。

〔問題点を解決するための手段〕

この発明は、基本クロックＲＣＬＫに同期して動作する
メモリｌと、基本クロックＲＣＬＫに非同期なＣＰＵ３
とを有し、ＣＰＵ３からのデータを、ＣＰＵ３からのア
ドレス及び書き込み命令によりメモリｌに書き込むよう
にしたメモリ制御回路において、 基本クロックＲＣＬＫと同期して交互になされる書き込
み動作と読み出し動作のうちで、読み出し動作の期間で
基本クロックＲＣＬＫに同期する高速のクロックによっ
てメモリ３から読み出され　　　　　また複数のデータ
を時間軸伸長して読み出す読み出しコントローラ４と、
ＣＰＵ３からのデータ及びアドレスを保持すると共に、
ＣＰＵ３からの書き込み命令を基本クロックＲＣＬＫに
同期させる書き込みコントローラ２とを備えたことを特
徴とするメモリ制御回路である。

〔作用〕

ＣＰＵ３は、メモリ１に書き込むデータ、アドレス及び
書き込み命令を、書き込みコントローラ２に出力し、書
き込みコントローラ２は、このデータ、アドレスを保持
するので、ＣＰＵ３は、待ち状態がなく他の処理を行う
ことができる。これと共に、書き込みコントローラ２は
、ＣＰＵ３からの書き込み命令を、メモリ１の動作を規
定する基本クロックＲＣＬＫに同期させてメモリ１に与
える。従って、ＣＰＵ３から出力されたデータは、欠落
を生じることなく、メモリ１に書き込まれる。

〔実施例〕

以下、この発明の一実施例について、図面を参照して説
明する。

第１図において、■は、フレームメモリである。

このフレームメモリｌにＣＰＵ３からのビデオデータが
書き込まれる。例えばビデオテックスシステムの端末の
一部をＣＰＵ３が構成し、センターからの受信データを
ＣＰＵ３が復号してビデオデータが形成され、このビデ
オデータがフレームメモリ１に書き込まれ、静止画像が
再生される。ＣＰＵ３は、ビデオデータの書き込みを行
うために、ビデオデータ、書き込みアドレス及びライト
パルス（書き込み命令）を出力する。

ＣＰＵ３からのビデオデータ、書き込みアドレス及びラ
イトパルスは、後述する構成の書き込みコントローラ２
に供給され、この書き込みコントローラ２からフレーム
メモリ１ヘビデオデータ、書き込みアドレス及びライト
パルスが供給される。

フレームメモリ１の読み出しは、読み出しコントローラ
４により行われる。読み出しコントローラ４は、フレー
ムメモリｌに読み出しアドレスを供給し、フレームメモ
リ１から読み出されたビデオデータを一部ラッチし、画
面の表示速度でビデオデータを出力する。読み出しコン
トローラ４からのビデオデータがＤ／Ａコンバータ５に
供給され、アナログ信号に変換されてＣＲＴディスプレ
イ６に供給される。このＣＲＴディスプレイ６により、
静止画像の再生がなされる。

フレームメモリ１は、ＣＰＵ３と無関係のクロックによ
り動作する。クロックジェネレータ７は、フレームメモ
リｌの動作に必要なパルスを発生する。クロックジェネ
レータ７から書き込みコントローラ２に基本クロックＲ
ＣＬＫ及びライトクロックＷＣＬＫが供給され、クロッ
クジェネレータ７から読み出しコントローラ４にサンプ
リングクロック５ＣＬＫ及び同期信号５ＹＮＣが供給さ
れる。基本クロックＲＣＬＫの周期は、画素数、メモリ
の種類等により異なるが、ＣＰＵ３の命令実行サイクル
に対して十分短（する。例えば１．５倍以下の時間とす
る。

第３図Ａは、サンプリングクロック５ＣＬＫを示し、第
３図Ｂは、基本クロックＲＣＬＫを示す。

これらのクロック５ＣＬＫ及びＲＣＬＫは、同期＋）（
シた関係、ある、基本、。、、、ＲＣＬＫ、！、＜Ｏ−
１，−ベルの期間で、フレームメモリ１が読み出し動作
を行い、基本クロックＲＣＬＫがハイレベルの期間で、
フレームメモリが書き込み動作（、ＣＰＵ３からのアク
セス）を行うように切り換えられる。

第３図Ｃに示すように、フレームメモリ１から基本クロ
ックＲＣＬＫがローレベルの期間に読み出されたビデオ
データが８売み出しコントローラ４に一旦う・７チされ
、次の書き込み動作の期間に、サンプリングクロック５
ＣＬＫにより読み出される。

第２図は、書き込みコントローラ２の一例の構成を示す
。第２図において、１１は、ＣＰＵ３からのデータをラ
ッチするラッチを示し、１２は、ＣＰＵ３からのアドレ
スをラッチするラッチを示す。ＣＰＵ３から出力された
ライトパルスがフリップフロップ１３のクロック入力と
されると共に、ラッチ１１及びラッチ１２のライトパル
スとされ、ライトパルスが出力された時のデータ及びア
ドレスがラッチ１１及び１２にラッチされる。

フリップフロップ１３のデータ入力及びプリセット入力
は、常にハイレベルとされている。従って、ライトパル
スの立ち上がりでフリップフロップ１３の出力がハイレ
ベルとなる。このフリップフロップ１３の出力がライド
リクエスト信号ＲＥＱとして、次段のフリップフロップ
ブ１４のデータ入力とされる。

このフリップフロップ１４のプリセット入力及びクリア
入力は、常にハイレベルとされ、そのクロック入力とし
てクロックジェネレータ７からの基本クロックＲＣＬＫ
が供給される。フリップフロップ１４により、基本クロ
ックＲＣＬＫ　（サンプリングクロック５ＣＬＫ）に同
期したライトイネーブル信号ＷＥＮが発生し、このライ
トイネーブル信号ＷＥＮがＡＮＤゲート１５に供給され
る。

ＡＮＤゲート１５には、クロックジェネレータ７からの
ライトクロックＷＣＬＫが供給され、ライトイネーブル
信号ＷＦ、Ｎがハイレベルの時のみに、ＡＮＤゲート１
５からフレームメモリ１に対してライトパルスが出力さ
れる。

また、フリップフロップ１４から出力されるライトイネ
ーブル信号ＷＥＮがＮＡＮＤゲート１８に供給されると
共に、遅延回路１６に供給され、遅延回路１６の出力が
インバータ１７を介してＮＡＮＤゲート１８に供給され
る。これらの遅延回路１６、インバータ１７、ＮＡＮＤ
ゲート１８は、微分回路を構成し、ライトイネーブル信
号ＷＥＮの立ち上がりのタイミングで、遅延回路１６の
遅延時間に等しいパルス幅の信号ＡＣＫを発生する。

この信号ＡＣＫがフリップフロップ１３のクリア入力と
され、ライドリクエスト信号ＲＥＱをクリアする。第２
図に示す書き込みコントローラ２により、ＣＰＵ３から
の１回のライトパルスと対応して基本クロックＲＣＬＫ
の１周期だけハイレベルとなるライトイネーブル信号Ｗ
ＥＮが形成され、このライトイネーブル信号ＷＥＮによ
りライトクロックＷＣＬＫをマスクすることで、フレー
ムメモリ１に対するライトパルスが形成される。

第３図りは、ＣＰＵ３から出力されたライトパルスを示
し、このライトパルスにより、第３図Ｊ及び第３図Ｋに
夫々示すように、データ及びライトアドレスがラッチ１
１及びラッチ１２にラッチされる。ＣＰＵ３からのライ
トパルス（第３図Ｄ）がフリップフロップ１３に供給さ
れると、フリップフロフブ１３から第３図Ｅに示すライ
ドリクエスト信号ＲＥＱが発生する。

このライドリクエスト信号ＲＥＱが基本クロックＲＣＬ
Ｋの立ち上がりによりサンプリングされ、フリップフロ
ップ１４の出力に第３図Ｆに示すライトイネーブル信号
ＷＥＮが発生する。これと共に、ライトイネーブル信号
ＷＥＮの立ち上がりで、信号ＡＣＫ　（第３図Ｇ）が発
生し、この信号ＡＣＫによりフリップフロップ１３がク
リアされ、ライドリクエスト信号ＲＥＱ　（第３図Ｅ）
が立ち下がる。従って、次の基本クロックＲＣＬＫの立
ち上がりでライトイネーブル信号ＷＥＮがローレベルに
なる。

クロックジェネレータ７からの第３図Ｈに示すライトク
ロックＷＣＬＫがライトイネーブル信号ＷＥＮのハイレ
ベルの期間にＡＮＤゲート１５を通ごとで第３図Ｉに示
すライトパルスが発生し、１％、、、：、、うイ、２、
／Ｌ／　Ｘ　６：よ、７２−□７エワ１４−夕の書き込
みが行なわれる。

この発明の一実施例で、基本クロックＲＣＬＫの立ち上
がりの直後にＣＰＵ３からライトパルスが出力される最
悪の場合でも、ＣＰＵ３から次のライトパルスが出力さ
れるのは、基本クロックＲＣＬＫの１．５倍の周期の時
間後であるため、確実にこのライトパルスによるデータ
の書き込みが完了し、連続してデータの書き込みを行う
ことができる。

〔発明の効果〕

この発明によれば、ＣＰＵにより、画面の表示と無関係
にメモリをアクセスすることができ、また、ＣＰＵは、
アクセス時に待ち状態を生じない。

従って、ＣＰＵによる処理時間の短縮化を達成でき、ま
た、ＣＰＵのプログラムが簡単となる利点がある。

【図面の簡単な説明】

第１図はこの発明の一実施例のブロック図、第２図はこ
の発明の一実施例の一部のブロック図、第３図はこの発
明の一実施例の説明に用いるタイムチャートである。 １：フレームメモリ、２：書き込みコントローラ、３：
ＣＰＵ、４：読み出しコントローラ、６：　ＣＲＴディ
スプレイ、７：クロックジェネレータ。

Claims (1)

1. 【特許請求の範囲】 基本クロックに同期して動作するメモリと、上記基本ク
   ロックに非同期なＣＰＵとを有し、上記ＣＰＵからのデ
   ータを、上記ＣＰＵからのアドレス及び書き込み命令に
   より上記メモリに書き込むようにしたメモリ制御回路に
   おいて、 上記基本クロックと同期して交互になされる書き込み動
   作と読み出し動作のうちで、上記読み出し動作の期間で
   上記基本クロックに同期する高速のクロックによって上
   記メモリから読み出された複数のデータを時間軸伸長し
   て読み出す読み出しコントローラと、上記ＣＰＵからの
   データ及びアドレスを保持すると共に、上記ＣＰＵから
   の書き込み命令を上記基本クロックに同期させる書き込
   みコントローラとを備えたことを特徴とするメモリ制御
   回路。