JPH0566991A - インタフエース装置 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、データ処理装置と、データ処理装置
によりアクセスされる記憶装置との間のインタフェース
処理を実行するインタフェース装置に関し、データ処理
装置が記憶装置を高速にアクセスできるようにすること
を目的とする。 【構成】データ処理装置より指定されるアドレス情報を
初期設定値としてラッチするとともに、データ処理装置
よりデータ情報のアクセス指示があるときに、設定され
るアドレス情報をアクセスの完了後に規定分更新してい
くことで、データ処理装置がアクセスすることになる次
のアドレス情報を生成して記憶装置に出力していくよう
処理するアドレス発生手段を備えるように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ処理装置と、こ
のデータ処理装置によりアクセスされる記憶装置との間
のインタフェース処理を実行するインタフェース装置に
関し、特に、データ処理装置が記憶装置を高速にアクセ
スできるようにするインタフェース装置に関するもので
ある。

【０００２】データ処理装置は、インタフェース装置を
介して、記憶装置のデータをアクセスしていくことにな
る。このアクセス処理は、データ処理装置のデータ処理
効率を高めるためにも、可能な限り高速でもって実行で
きるようにしていく必要がある。

【０００３】

【従来の技術】図５に、従来のインタフェース装置１の
装置構成を図示する。図中、２は図示しないデータ処理
装置との間を接続するアドレスバス、３はデータ処理装
置との間を接続する書込信号線、４はデータ処理装置と
の間を接続するデータバス、５はデータ処理装置との間
を接続する読出信号線、６は図示しない記憶装置との間
を接続するアドレスバス、７は記憶装置との間を接続す
る書込信号線、８は記憶装置との間を接続するデータバ
ス、９は記憶装置との間を接続する読出信号線である。

【０００４】１０はデコーダであって、アドレスバス２
から転送されてくる制御データ情報をデコードして、そ
の制御データ情報がアドレス情報を表示するときには出
力ａに“０”のレベル値のパルスを出力するとともに、
その制御データ情報がデータ情報を表示するときには出
力ｂに“０”のレベル値のパルスを出力するもの、１１
は第１のＯＲ回路であって、デコーダ１０が出力ａに
“０”を出力し、かつ書込信号線３から“０”が転送さ
れてくるときに“０”を出力するもの、１２は第２のＯ
Ｒ回路であって、デコーダ１０が出力ｂに“０”を出力
し、かつ書込信号線３から“０”が転送されてくるとき
に“０”を出力するもの、１３は第３のＯＲ回路であっ
て、デコーダ１０が出力ｂに“０”を出力し、かつ読出
信号線５から“０”が転送されてくるときに“０”を出
力するもの、１４はレジスタであって、第１のＯＲ回路
１１が“０”を出力するときに、データバス４から転送
されてくるアドレス情報をラッチして、アドレスバス６
を介して記憶装置に出力するもの、１５は第１のバッフ
ァ回路であって、第２のＯＲ回路１２が“０”を出力す
るときにオープンして、データバス４とデータバス８と
の間を接続するもの、１６は第２のバッファ回路であっ
て、第３のＯＲ回路１３が“０”を出力するときにオー
プンして、データバス４とデータバス８との間を接続す
るものである。

【０００５】このように構成される従来のインタフェー
ス装置１では、図示しないデータ処理装置は、図示しな
い記憶装置をアクセスするときには、先ず最初に、アド
レスバス２に対して、データバス４に転送するデータが
アドレス情報であることを表示する制御データ情報を出
力してから、データバス４にアクセス先となるアドレス
情報を出力するとともに、書込信号線３に“０”のレベ
ル値のパルスを出力する。この制御データ情報の出力処
理を受けて、デコーダ１０は出力ａに“０”のレベル値
のパルスを出力し、このデコーダ１０の出力処理と書込
信号の出力処理を受けて、第１のＯＲ回路１１は“０”
のレベル値のパルスを出力し、この第１のＯＲ回路１１
の出力処理を受けて、レジスタ１４は、データバス４上
を転送されてくるアドレス情報をラッチして、このアド
レス情報をアドレスバス６を介して記憶装置に出力して
いくことになる。

【０００６】続いて、データ処理装置は、記憶装置にデ
ータ情報を書き込むときには、アドレスバス２に対し
て、データバス４に転送するデータがデータ情報である
ことを表示する制御データ情報を出力してから、データ
バス４に書込対象となるデータ情報を出力するととも
に、書込信号線３に“０”のレベル値のパルスを出力す
る。この制御データ情報の出力処理を受けて、デコーダ
１０は出力ｂに“０”のレベル値のパルスを出力し、こ
のデコーダ１０の出力処理と書込信号の出力処理を受け
て、第２のＯＲ回路１２は“０”のレベル値のパルスを
出力し、この第２のＯＲ回路１２の出力処理を受けて、
第１のバッファ回路１５がオープンして、データバス４
上を転送されてくる書込対象のデータ情報が記憶装置に
対して出力されていくことになる。

【０００７】一方、データ処理装置は、記憶装置からデ
ータを読み出すときには、アドレスバス２に対して、デ
ータバス４に転送するデータがデータ情報であることを
表示する制御データ情報を出力してから、読出信号線５
に“０”のレベル値のパルスを出力する。この制御デー
タ情報の出力処理を受けて、デコーダ１０は出力ｂに
“０”のレベル値のパルスを出力し、このデコーダ１０
の出力処理と読出信号の出力処理を受けて、第３のＯＲ
回路１３は“０”のレベル値のパルスを出力し、この第
３のＯＲ回路１３の出力処理を受けて、第２のバッファ
回路１６がオープンして、データバス８上を転送されて
くる読出対象のデータ情報がデータ処理装置に対して出
力されていくことになる。

【０００８】このようにして、インタフェース装置１
は、データ処理装置が自装置内部のメモリへのアクセス
と区別して記憶装置へアクセスできるようにするため
に、記憶装置へのアクセス先のアドレス情報を一旦ラッ
チしていく機構を備えることで、データ処理装置と記憶
装置との間のインタフェース処理を実行していくのであ
るが、従来では、このラッチするアドレス情報をいちい
ちデータ処理装置に指定させていくという方法を採って
いたのである。

【０００９】

【発明が解決しようとする課題】しかしながら、このよ
うな従来技術に従うと、データ処理装置は、記憶装置を
アクセスする場合、データバス４上にアドレス情報を転
送してから記憶装置との間のデータ情報の読み書きを行
うことになる。すなわち、先ず最初に、データバス４上
にアドレス情報を転送して、レジスタ１４にアクセス先
のアドレス情報をラッチさせていく必要があるのであ
る。これから、データ処理装置内部にあるメモリをアク
セスする場合であるならば、このようなラッチ機構を備
えずに直接アクセスできるのに対して、いちいちアドレ
ス情報をラッチさせていかなくてはならないことから、
データ情報の転送速度が約半分にまで落ちてしまうとい
う問題点があったのである。

【００１０】本発明はかかる事情に鑑みてなされたもの
であって、データ処理装置と、このデータ処理装置によ
りアクセスされる記憶装置との間のインタフェース処理
を実行するインタフェース装置にあって、データ処理装
置が記憶装置を高速にアクセスできるようにする新たな
インタフェース装置の提供を目的とする。

【００１１】

【課題を解決するための手段】図１に本発明の原理構成
を図示する。図中、２０はデータ処理装置、３０はデー
タ処理装置２０によりアクセスされる記憶装置、４０は
データ処理装置２０と記憶装置３０との間のインタフェ
ース処理を実行する本発明のインタフェース装置であ
る。

【００１２】本発明のインタフェース装置４０は、デー
タ処理装置２０より指定されるアドレス情報を初期設定
値としてラッチするとともに、データ処理装置２０より
データ情報のアクセス指示信号が与えられるときに、設
定されるアドレス情報をアクセスの完了後に規定分更新
していくことで、データ処理装置２０がアクセスするこ
とになる次のアドレス情報を生成して記憶装置３０に出
力していくよう処理するアドレス発生手段４１と、デー
タ処理装置２０よりデータ情報のアクセス指示信号が与
えられるときに、データ処理装置２０より与えられる書
込信号に従って、データ処理装置２０から記憶装置３０
へのデータ情報の転送パスを開設し、また、データ処理
装置２０より与えられる読出信号に従って、記憶装置３
０からデータ処理装置２０へのデータ情報の転送パスを
開設するゲート手段４２とを備える。

【００１３】このアドレス発生手段４１は、上述の処理
を実現するために、データ処理装置２０から与えられる
初期アドレス情報を計数値の初期値としてラッチすると
ともに、クロック信号を計数することでこの計数値を更
新するカウンタ手段４３と、データ処理装置２０よりデ
ータ情報のアクセス指示信号が与えられるときに、この
アクセス指示信号を規定時間遅延して、この遅延したア
クセス指示信号に従ってカウンタ手段４３の計数処理を
イネーブル状態に設定していく遅延手段４４とでもって
構成されることがある。

【００１４】

【作用】本発明では、データ処理装置２０は、先ず最初
に、記憶装置３０のアクセス領域の先頭アドレス情報を
カウンタ手段４３の計数値の初期値として設定する。こ
の設定処理に従って、カウンタ手段４３は、記憶装置３
０に対して最初のアクセス先となるアドレス情報を出力
するよう動作する。続いて、データ処理装置２０は、イ
ンタフェース装置４０に対してアクセス指示信号を送出
してから、記憶装置３０への書込処理のアクセスである
場合には、インタフェース装置４０に対して書込信号と
書込対象のデータ情報とを送出し、一方、記憶装置３０
からの読出処理のアクセスである場合には、インタフェ
ース装置４０に対して読出信号を送出していく。

【００１５】このアクセス指示信号と書込信号とを受け
て、ゲート手段４２は、データ処理装置２０から転送さ
れてくるデータ情報をカウンタ手段４３の指定する記憶
装置３０のアクセス先に転送し、一方、このアクセス指
示信号と読出信号とを受けて、ゲート手段４２は、カウ
ンタ手段４３の指定する記憶装置３０のアクセス先から
読み出されるデータ情報をデータ処理装置２０に転送し
ていく。

【００１６】そして、遅延手段４４は、データ処理装置
２０からアクセス指示信号が与えられると、このアクセ
ス指示信号を規定時間遅延して、この遅延したアクセス
指示信号に従ってカウンタ手段４３の計数処理をイネー
ブル状態に設定していくことで、カウンタ手段４３の計
数値を規定値分更新していく。この更新処理に従って、
カウンタ手段４３は、データ情報の転送の完了後に、記
憶装置３０に対して次のアクセス先となるアドレス情報
を出力するよう動作する。

【００１７】このカウンタ手段４３の計数値の更新処理
に従って、データ処理装置２０は、次からは、インタフ
ェース装置４０に対してアドレス情報を指定することな
く、直ちに、インタフェース装置４０に対してアクセス
指示信号を送出してから、記憶装置３０への書込処理の
アクセスである場合には、インタフェース装置４０に対
して書込信号と書込対象のデータ情報とを送出し、一
方、記憶装置３０からの読出処理のアクセスである場合
には、インタフェース装置４０に対して読出信号を送出
していくことで、記憶装置３０へのアクセス処理を実行
していく。

【００１８】このように、本発明によれば、データ処理
装置２０がいちいちアドレス情報を指定していかなくて
も、インタフェース装置４０のアドレス発生手段４１が
アクセス指示信号に従って次のアクセス先のアドレス情
報を自動生成していく構成を採るものであることから、
データ処理装置２０が記憶装置３０を高速にアクセスで
きるようになるのである。

【００１９】

【実施例】以下、実施例に従って本発明を詳細に説明す
る。図２に、本発明により構成されるインタフェース装
置４０の一実施例を図示する。図中、図５で説明したも
のと同じものについては同一の記号で示してある。

【００２０】１７はカウンタであって、第１のＯＲ回路
１１が“０”を出力するとき、すなわち、Ｌ端子に
“１”が入力されるときに、データバス４から転送され
てくるアドレス情報を計数値の初期値としてＤ端子から
読み込むよう動作し、Ｅ端子に“１”が入力されるとき
に、ＣＫ端子に入力されるクロック信号を計数すること
で計数値をカウントアップするよう動作し、そして、Ｑ
端子に出力する計数値をアドレスバス６を介して記憶装
置３０に対して出力するよう動作する。１８はディレイ
回路であって、デコーダ１０が出力ｂに“０”を出力す
るときに、この“０”出力開始より規定時間後に“１”
のレベルを持つパルスを出力して、カウンタ１７のＥ端
子に入力していくよう動作する。

【００２１】図３に、このディレイ回路１８の詳細な回
路構成の一実施例を図示する。この図に示すように、デ
ィレイ回路１８は、デコーダ１０の出力ｂをＤ端子に入
力する構成をとって、クロック信号が与えられるとき
に、このＤ端子入力をＱ端子に出力していくよう動作す
る第１のフリップフロップ回路１８１と、この第１のフ
リップフロップ回路１８１のＱ端子出力をＤ端子に入力
する構成をとって、クロック信号が与えられるときに、
このＱ端子入力の反転出力をＸＱ端子に出力していくよ
う動作する第２のフリップフロップ回路１８２と、第１
のフリップフロップ回路１８１のＱ端子出力と、第２の
フリップフロップ回路１８２のＸＱ端子出力との論理積
値を算出してカウンタ１７のＥ端子に出力するＡＮＤ回
路１８３とから構成されるものである。

【００２２】このように構成されるディレイ回路１８
は、図４のタイムチャートに示すように、デコーダ１０
が出力ｂに“０”のレベル値のパルスを出力すると、第
１のフリップフロップ回路１８１がこのパルスを１クロ
ック信号分遅延して出力するとともに、第２のフリップ
フロップ回路１８２が更にこのパルスを１クロック信号
分遅延して、ＸＱ端子にこの２クロック信号分遅延され
たパルスの反転値を出力し、これらの遅延出力処理を受
けて、ＡＮＤ回路１８３が“１”のレベル値を持つ１ク
ロック信号分のパルスをカウンタ１７のＥ端子に出力し
ていくことで、デコーダ１０が出力ｂに“０”を出力す
るときに、この“０”出力開始より規定時間後に“１”
のレベルを持つパルスを出力して、カウンタ１７のＥ端
子に入力していくよう動作するのである。そして、図４
に示すように、カウンタ１７は、このＥ端子に“１”が
入力されるときに、クロック信号を計数することで計数
値を１つカウントアップするよう動作することになる。

【００２３】次に、このように構成される本発明のイン
タフェース装置４０の動作処理について説明する。デー
タ処理装置２０は、記憶装置３０をアクセスするときに
は、先ず最初に、アドレスバス２に対して、データバス
４に転送するデータがアドレス情報であることを表示す
る制御データ情報を出力してから、データバス４にアク
セス領域の先頭アドレス情報を出力するとともに、書込
信号線３に“０”のレベル値のパルスを出力する。この
制御データ情報の出力処理を受けて、デコーダ１０は出
力ａに“０”のレベル値のパルスを出力し、このデコー
ダ１０の出力処理と書込信号の出力処理を受けて、第１
のＯＲ回路１１は“０”のレベル値のパルスを出力し、
この第１のＯＲ回路１１の出力処理を受けて、カウンタ
１７は、データバス４上を転送されてくる先頭アドレス
情報を計数値の初期値としてラッチして、アドレスバス
６を介して記憶装置３０に出力していくことになる。

【００２４】続いて、データ処理装置２０は、記憶装置
３０にデータ情報を書き込むときには、アドレスバス２
に対して、データバス４に転送するデータがデータ情報
であることを表示する制御データ情報を出力してから、
データバス４に書込対象となるデータ情報を出力すると
ともに、書込信号線３に“０”のレベル値のパルスを出
力する。この制御データ情報の出力処理を受けて、デコ
ーダ１０は出力ｂに“０”のレベル値のパルスを出力
し、このデコーダ１０の出力処理と書込信号の出力処理
を受けて、第２のＯＲ回路１２は“０”のレベル値のパ
ルスを出力し、この第２のＯＲ回路１２の出力処理を受
けて、第１のバッファ回路１５がオープンして、転送さ
れてくるデータ情報がカウンタ１７の計数値の指定する
記憶装置３０のアクセス先に出力されていくことにな
る。

【００２５】一方、データ処理装置２０は、記憶装置３
０からデータを読み出すときには、アドレスバス２に対
して、データバス４に転送するデータがデータ情報であ
ることを表示する制御データ情報を出力してから、読出
信号線５に“０”のレベル値のパルスを出力する。この
制御データ情報の出力処理を受けて、デコーダ１０は出
力ｂに“０”のレベル値のパルスを出力し、このデコー
ダ１０の出力処理と読出信号の出力処理を受けて、第３
のＯＲ回路１３は“０”のレベル値のパルスを出力し、
この第３のＯＲ回路１３の出力処理を受けて、第２のバ
ッファ回路１６がオープンして、カウンタ１７の計数値
の指定する記憶装置３０のアクセス先から読み出される
データ情報がデータ処理装置２０に出力されていくこと
になる。

【００２６】この書込／読出処理時に、ディレイ回路１
８は、デコーダ１０の出力ｂの“０”出力パルスを受け
取ると、上述したように、この“０”出力開始より規定
時間後に“１”のレベルを持つパルスを出力することで
カウンタ１７をイネーブル状態に設定し、このイネーブ
ル状態の設定処理を受けて、カウンタ１７は、図４に示
したように、クロック信号を計数することで計数値を１
つカウントアップすることで、記憶装置３０に対して次
のアクセス先となるアドレス情報を出力していくよう動
作する。

【００２７】このカウンタ１７の計数値のカウントアッ
プ処理に従って、記憶装置３０に対してアクセス領域の
次のアドレス情報が自動的に出力されていくことになる
ので、データ処理装置２０は、次からは、インタフェー
ス装置４０に対してアドレス情報を指定することなく、
直ちに、アドレスバス２に対して、データバス４に転送
するデータがデータ情報であることを表示する制御デー
タ情報を出力する。そして、書込処理の場合には、デー
タバス４に書込対象となるデータ情報を出力するととも
に、書込信号線３に“０”のレベル値のパルスを出力し
ていくことで書込処理を実行し、一方、読出処理の場合
には、読出信号線５に“０”のレベルのパルスを出力し
ていくことで読出処理を実行する。

【００２８】このようにして、データ処理装置２０がい
ちいちアクセス先のアドレス情報を指定していかなくて
も、インタフェース装置４０がアクセス先のアドレス情
報を自動生成して記憶装置３０に出力していく処理を実
行することから、データ処理装置２０は記憶装置３０を
高速にアクセスできるようになるのである。

【００２９】図示実施例について説明したが、本発明は
これに限定されるものではない。例えば、実施例では、
カウンタ１７が１個ずつ計数値をカウントアップしてい
く例のもので開示したが、イネーブル信号のパルス幅を
大きくとることで、任意の個数でもってカウントアップ
処理を実行していく構成を採ることも可能である。ま
た、アップダウンカウンタを用いることで、記憶装置３
０に出力するアドレス情報をカウントダウンしていく態
様でもって発生する構成を採ることも可能である。そし
て、カウンタ１７を用いるのではなくて、レジスタと加
算器とを用いて同様の機能を実現することも可能であ
る。

【００３０】

【発明の効果】以上説明したように、本発明によれば、
データ処理装置と、このデータ処理装置によりアクセス
される記憶装置との間のインタフェース処理を実行する
インタフェース装置にあって、データ処理装置がいちい
ちアクセス先のアドレス情報を指定していかなくても記
憶装置をアクセスできるようになることから、データ処
理装置は、記憶装置を高速にアクセスできるようになる
のである。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明の一実施例である。

【図３】ディレイ回路の一実施例である。

【図４】ディレイ回路の回路動作のタイムチャートであ
る。

【図５】従来技術の説明図である。

【符号の説明】

２０ データ処理装置 ３０ 記憶装置 ４０ インタフェース装置 ４１ アドレス発生手段 ４２ ゲート手段 ４３ カウンタ手段 ４４ 遅延手段

Claims (2)

【特許請求の範囲】
1. 【請求項１】 データ処理装置(20)と、該データ処理装
   置(20)によりアクセスされる記憶装置(30)との間のイン
   タフェース処理を実行するインタフェース装置(40)であ
   って、 上記データ処理装置(20)より指定されるアドレス情報を
   初期設定値としてラッチするとともに、上記データ処理
   装置(20)よりデータ情報のアクセス指示があるときに、
   設定される該アドレス情報を該アクセスの完了後に規定
   分更新していくことで、上記データ処理装置(20)がアク
   セスすることになる次のアドレス情報を生成して上記記
   憶装置(30)に出力していくよう処理するアドレス発生手
   段(41)を備えることを、 特徴とするインタフェース装置。
2. 【請求項２】 データ処理装置(20)と、該データ処理装
   置(20)によりアクセスされる記憶装置(30)との間のイン
   タフェース処理を実行するインタフェース装置(40)であ
   って、 上記データ処理装置(20)より指定されるアドレス情報を
   計数値の初期値としてラッチするカウンタ手段(43)と、 上記データ処理装置(20)よりデータ情報のアクセス指示
   信号があるときに、該アクセス指示信号を遅延する遅延
   手段(44)とを備え、 上記カウンタ手段(43)は、上記遅延手段(44)により遅延
   されたアクセス指示信号に従って計数値を規定値分更新
   していくことで、上記データ処理装置(20)がアクセスす
   ることになる次のアドレス情報を生成して上記記憶装置
   (30)に出力していくよう処理することを、 特徴とするインタフェース装置。