JPH07182076A - データ転送回路及びプロセッサ - Google Patents
データ転送回路及びプロセッサInfo
- Publication number
- JPH07182076A JPH07182076A JP32508093A JP32508093A JPH07182076A JP H07182076 A JPH07182076 A JP H07182076A JP 32508093 A JP32508093 A JP 32508093A JP 32508093 A JP32508093 A JP 32508093A JP H07182076 A JPH07182076 A JP H07182076A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- memory
- flip
- external memory
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Information Transfer Systems (AREA)
Abstract
(57)【要約】
【目的】 高速のデータ転送において、遅延による誤動
作を起こさない、システムに対して自由度の高いデータ
転送回路を提供する。 【構成】 プロセッサ１１はメモリ制御装置１３から外
部メモリ１２に対して読出し信号１４を出力し、外部メ
モリ１２は読出し信号１４に応じてデータを出力する。
外部メモリ１２より出力されたデータはフリップフロッ
プ／バッファ回路１８を介してラッチ１５に書き込まれ
る。メモリ制御回路１３は読出し信号１４を出力した２
つ後のサイクルので内部メモリ１６に書き込み信号１７
を出力し、外部メモリ１２より出力されたデータは内部
メモリ１６に書き込まれる。フリップフロップ／バッフ
ァ回路１８の制御線１９の入力をフリップフロップ動作
側に固定するかそれともバッファ動作側に固定するかに
ついてはクロック動作周波数とプロセッサ１１、外部メ
モリ１２間の信号経路が固定してから決定する。
作を起こさない、システムに対して自由度の高いデータ
転送回路を提供する。 【構成】 プロセッサ１１はメモリ制御装置１３から外
部メモリ１２に対して読出し信号１４を出力し、外部メ
モリ１２は読出し信号１４に応じてデータを出力する。
外部メモリ１２より出力されたデータはフリップフロッ
プ／バッファ回路１８を介してラッチ１５に書き込まれ
る。メモリ制御回路１３は読出し信号１４を出力した２
つ後のサイクルので内部メモリ１６に書き込み信号１７
を出力し、外部メモリ１２より出力されたデータは内部
メモリ１６に書き込まれる。フリップフロップ／バッフ
ァ回路１８の制御線１９の入力をフリップフロップ動作
側に固定するかそれともバッファ動作側に固定するかに
ついてはクロック動作周波数とプロセッサ１１、外部メ
モリ１２間の信号経路が固定してから決定する。
Description
【０００１】
【産業上の利用分野】本発明はデジタルデータのデータ
転送回路と、この回路を用いたプロセッサに関する。
転送回路と、この回路を用いたプロセッサに関する。
【０００２】
【従来の技術】従来のデータ転送回路の構成を図５に示
す。
す。
【０００３】図５の回路においてメモリ制御装置５３は
外部メモリ５２に対してデータ読出し信号５４を出力
し、外部メモリ５２は読出し信号５４に応じてデータを
出力する。外部メモリ５２から出力されたデータはラッ
チ５５に取り込まれる。
外部メモリ５２に対してデータ読出し信号５４を出力
し、外部メモリ５２は読出し信号５４に応じてデータを
出力する。外部メモリ５２から出力されたデータはラッ
チ５５に取り込まれる。
【０００４】メモリ制御装置５３は読出し信号を出力し
た次のサイクルで内部メモリ５６に対して書込み信号５
７を出力し、外部メモリ５２より出力されたデータは内
部メモリ５６に書き込まれる。
た次のサイクルで内部メモリ５６に対して書込み信号５
７を出力し、外部メモリ５２より出力されたデータは内
部メモリ５６に書き込まれる。
【０００５】しかしながら実際の入出力回路では、メモ
リ制御装置５３が外部メモリ５２に対して読出し信号５
４を出力してからラッチ５５にデータが達するまでの間
に、プロセッサ５１と外部メモリ５２の間の経路による
伝達遅延と外部メモリ５２のデータアクセス時間による
遅延時間が生じる。
リ制御装置５３が外部メモリ５２に対して読出し信号５
４を出力してからラッチ５５にデータが達するまでの間
に、プロセッサ５１と外部メモリ５２の間の経路による
伝達遅延と外部メモリ５２のデータアクセス時間による
遅延時間が生じる。
【０００６】近年、チップ間のデータ転送クロック周波
数が高くなっている傾向があり、上記の従来の入出力回
路において、読出し信号４４の出力からラッチ５５がデ
ータを記録するまでの遅延時間がクロックのサイクル時
間よりも大きくなったときには回路は誤動作を引き起こ
す。
数が高くなっている傾向があり、上記の従来の入出力回
路において、読出し信号４４の出力からラッチ５５がデ
ータを記録するまでの遅延時間がクロックのサイクル時
間よりも大きくなったときには回路は誤動作を引き起こ
す。
【０００７】この誤動作を防ぐ手段として、 （１）データ転送クロック周波数の限界を低く設定す
る。 （２）チップ５１と外部メモリ５２の間の遅延時間に制
限を設ける。 （３）外部メモリ５２をアクセス期間の速いメモリに置
き換える、 （４）あらかじめ、コントロール信号発生器５３が読出
し信号５４を出力してからラッチ５５にデータが届くま
での遅延時間が判明しているならば、遅延時間相当分だ
けラッチ５５の書き込み信号を後らせる。 等の手段が考えられる。
る。 （２）チップ５１と外部メモリ５２の間の遅延時間に制
限を設ける。 （３）外部メモリ５２をアクセス期間の速いメモリに置
き換える、 （４）あらかじめ、コントロール信号発生器５３が読出
し信号５４を出力してからラッチ５５にデータが届くま
での遅延時間が判明しているならば、遅延時間相当分だ
けラッチ５５の書き込み信号を後らせる。 等の手段が考えられる。
【０００８】
【発明が解決しようとする課題】しかしながら上述した
従来の技術による誤動作の解決手段は、（１）について
は、システムのパフォーマンスを悪くする。（２）、
（３）については、システムの自由度を限定する。
（４）については、あらかじめ決まったシステムにしか
プロセッサを使用できない、というデメリットをそれぞ
れ有している。
従来の技術による誤動作の解決手段は、（１）について
は、システムのパフォーマンスを悪くする。（２）、
（３）については、システムの自由度を限定する。
（４）については、あらかじめ決まったシステムにしか
プロセッサを使用できない、というデメリットをそれぞ
れ有している。
【０００９】本発明は上記の欠点を解消し、かつ誤動作
の無い安定した動作を保証する入出力回路とそれを用い
たプロセッサを提供することを目的とする。
の無い安定した動作を保証する入出力回路とそれを用い
たプロセッサを提供することを目的とする。
【００１０】
【課題を解決するための手段】この課題を解決するた
め、本発明では制御信号によりバッファ動作とフリップ
フロップ動作を切り替える機能を有する回路と、前記フ
リップフロップ／バッファ回路の制御信号を外部より切
り替える手段を有することを特徴とする入出力回路を用
いる。
め、本発明では制御信号によりバッファ動作とフリップ
フロップ動作を切り替える機能を有する回路と、前記フ
リップフロップ／バッファ回路の制御信号を外部より切
り替える手段を有することを特徴とする入出力回路を用
いる。
【００１１】
【作用】上記手段によれば、外部からのデータ入力回路
にフリップフロップ動作／バッファ動作切り替え機能を
有する回路を使用することにより、高速のデータ転送に
おいて、遅延による誤動作を起こさない、システムに対
して自由度の高いチップが実現できる。
にフリップフロップ動作／バッファ動作切り替え機能を
有する回路を使用することにより、高速のデータ転送に
おいて、遅延による誤動作を起こさない、システムに対
して自由度の高いチップが実現できる。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１３】図１に記載の実施例回路は、プロセッサを
用いたデータ転送回路である。プロセッサ１１はメモリ
制御装置１３から外部メモリ１２に対して読出し信号１
４を出力し、外部メモリ１２は読出し信号１４に応じて
データを出力する。
用いたデータ転送回路である。プロセッサ１１はメモリ
制御装置１３から外部メモリ１２に対して読出し信号１
４を出力し、外部メモリ１２は読出し信号１４に応じて
データを出力する。
【００１４】外部メモリ１２より出力されたデータはフ
リップフロップ／バッファ回路１８を介してラッチ１５
に書き込まれる。
リップフロップ／バッファ回路１８を介してラッチ１５
に書き込まれる。
【００１５】メモリ制御回路１３は読出し信号１４を出
力した２つ後のサイクルので内部メモリ１６に書き込み
信号１７を出力し、外部メモリ１２より出力されたデー
タは内部メモリ１６に書き込まれる。
力した２つ後のサイクルので内部メモリ１６に書き込み
信号１７を出力し、外部メモリ１２より出力されたデー
タは内部メモリ１６に書き込まれる。
【００１６】フリップフロップ／バッファ回路１８の制
御線１９の入力をフリップフロップ動作側に固定するか
それともバッファ動作側に固定するかについてはクロッ
ク動作周波数とプロセッサ１１、外部メモリ１２間の信
号経路が固定してから決定する。
御線１９の入力をフリップフロップ動作側に固定するか
それともバッファ動作側に固定するかについてはクロッ
ク動作周波数とプロセッサ１１、外部メモリ１２間の信
号経路が固定してから決定する。
【００１７】図２に、本実施例のフリップフロップ／バ
ッファ動作回路の具体例を示す。図２の回路において制
御信号２１の入力がＨレベルのとき、ｏｒゲート２５、
２６の出力は両方ともＨレベルになり、入力信号２３に
入力された信号はインバータによる遅延のあと出力信号
２４にそのまま出力され、図２の回路はバッファとして
動作する。
ッファ動作回路の具体例を示す。図２の回路において制
御信号２１の入力がＨレベルのとき、ｏｒゲート２５、
２６の出力は両方ともＨレベルになり、入力信号２３に
入力された信号はインバータによる遅延のあと出力信号
２４にそのまま出力され、図２の回路はバッファとして
動作する。
【００１８】制御信号２１の入力がＬレベルのとき、図
２の回路はクロック２２により入力信号をラッチするフ
リップフロップとして動作する。
２の回路はクロック２２により入力信号をラッチするフ
リップフロップとして動作する。
【００１９】メモリ制御装置１３が読出し信号１４を出
力してから、外部メモリ１２の出力データがフリップフ
ロップ／バッファ回路１８に到達するまでの遅延時間
が、クロックのサイクル時間よりも短いときには、フリ
ップフロップ／バッファ回路１８の制御線１９の入力を
フリップフロップ動作側に固定する。この時の動作タイ
ミング図を図３に示す。
力してから、外部メモリ１２の出力データがフリップフ
ロップ／バッファ回路１８に到達するまでの遅延時間
が、クロックのサイクル時間よりも短いときには、フリ
ップフロップ／バッファ回路１８の制御線１９の入力を
フリップフロップ動作側に固定する。この時の動作タイ
ミング図を図３に示す。
【００２０】メモリ制御装置１３が読出し信号１４を出
力してから、外部メモリ１２の出力データがフリップフ
ロップ／バッファ回路１７に到達するまでの遅延時間
が、クロックのサイクル時間とほぼ同時またはそれより
も遅いときには、フリップフロップ／バッファ回路１８
の制御線１９の入力をバッファ動作側に固定する。この
時の動作タイミング図を図４に示す。
力してから、外部メモリ１２の出力データがフリップフ
ロップ／バッファ回路１７に到達するまでの遅延時間
が、クロックのサイクル時間とほぼ同時またはそれより
も遅いときには、フリップフロップ／バッファ回路１８
の制御線１９の入力をバッファ動作側に固定する。この
時の動作タイミング図を図４に示す。
【００２１】図２の動作タイミングにおいても、図３の
動作タイミングにおいても、内部メモリ１６に外部メモ
リ１２の出力データが到着するまでの時間は同一であ
り、読出し信号１４の２サイクル後に確定しているの
で、メモリ制御装置１３はプロセッサ１１、外部メモリ
１２間の信号経路の遅延時間に依らず、データ要求信号
を出力した２サイクル後に、内部メモリ１６に対して書
き込み信号１７を出力することにより外部メモリ１２の
データを確実に取り込むことができる。
動作タイミングにおいても、内部メモリ１６に外部メモ
リ１２の出力データが到着するまでの時間は同一であ
り、読出し信号１４の２サイクル後に確定しているの
で、メモリ制御装置１３はプロセッサ１１、外部メモリ
１２間の信号経路の遅延時間に依らず、データ要求信号
を出力した２サイクル後に、内部メモリ１６に対して書
き込み信号１７を出力することにより外部メモリ１２の
データを確実に取り込むことができる。
【００２２】
【発明の効果】以上のように、本発明は外部からのデー
タ入力回路にフリップフロップ動作／バッファ動作切り
替え機能を有する回路を使用することにより、高速のデ
ータ転送において、遅延による誤動作を起こさない、シ
ステムに対して自由度の高いチップを提供することがで
きる。
タ入力回路にフリップフロップ動作／バッファ動作切り
替え機能を有する回路を使用することにより、高速のデ
ータ転送において、遅延による誤動作を起こさない、シ
ステムに対して自由度の高いチップを提供することがで
きる。
【図１】本発明の一実施例のデータ転送回路の回路図
【図２】同実施例回路におけるフリップフロップ／バッ
ファ回路の回路図
ファ回路の回路図
【図３】同実施例回路のタイミング図
【図４】同実施例回路のタイミング図
【図５】従来の入出力回路の一実施例の回路図
１０ クロック １１ プロセッサ １２ 外部メモリ １３ メモリ制御装置 １４ 読出し信号 １５ ラッチ １６ 内部メモリ １７ 書き込み信号 １８ フリップフロップ／バッファ回路 １９ 制御信号 ２０ クロック ２１ 制御信号 ２２ 入力信号 ２３ 出力信号 ２４ ｏｒゲート ２５ ｏｒゲート ３０ クロック ３１ 外部メモリ読出し信号 ３２ フリップフロップ／バッファ回路入力データ ３３ フリップフロップ／バッファ回路出力データ ３４ ラッチ出力データ ３５ 内部メモリ書き込み信号 ４０ クロック ４１ 外部メモリ読出し信号 ４２ フリップフロップ／バッファ回路入力データ ４３ フリップフロップ／バッファ回路出力データ ４４ ラッチ出力データ ４５ 内部メモリ書き込み信号 ５０ クロック ５１ プロセッサ ５２ 外部メモリ ５３ メモリ制御装置 ５４ 読出し信号 ５５ ラッチ ５６ 内部メモリ ５７ 書き込み信号
Claims (2)
- 【請求項１】制御信号によりバッファ動作とフリップフ
ロップ動作を切り替える機能を有する回路と、前記フリ
ップフロップ／バッファ回路の制御信号を外部より切り
替える手段を有することを特徴とするデータ転送回路。 - 【請求項２】請求項１記載のデータ転送回路と前記デー
タ転送回路の出力を記録する記録素子と、外部メモリに
読出し信号を出力し、読出し信号を出力した次のサイク
ルに前記記憶素子に対して書き込み信号を出力するメモ
リ制御回路を備えたことを特徴とするプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32508093A JPH07182076A (ja) | 1993-12-22 | 1993-12-22 | データ転送回路及びプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32508093A JPH07182076A (ja) | 1993-12-22 | 1993-12-22 | データ転送回路及びプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07182076A true JPH07182076A (ja) | 1995-07-21 |
Family
ID=18172931
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32508093A Pending JPH07182076A (ja) | 1993-12-22 | 1993-12-22 | データ転送回路及びプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07182076A (ja) |
-
1993
- 1993-12-22 JP JP32508093A patent/JPH07182076A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100915554B1 (ko) | 반도체기억장치 | |
| JP3941974B2 (ja) | 同期式メモリのデータ出力バッファ制御方法 | |
| KR100360409B1 (ko) | 명령 및 어드레스 전용 스트로브 신호를 이용하는 반도체메모리장치 및 이의 명령 및 어드레스 입력방법 | |
| US20030172240A1 (en) | Method and apparatus for clock synchronization between a system clock and a burst data clock | |
| JP3875377B2 (ja) | 同期式メモリ装置の内部クロック発生器 | |
| JPH07182076A (ja) | データ転送回路及びプロセッサ | |
| US5815459A (en) | Address decoding . . . semiconductor memory | |
| US5233557A (en) | Memory control device | |
| JPH06295258A (ja) | 半導体記憶装置及び記憶装置 | |
| US6766403B2 (en) | CPU system with high-speed peripheral LSI circuit | |
| JPS6055916B2 (ja) | タイミング回路 | |
| KR100586070B1 (ko) | 반도체 메모리 소자의 제어 회로 | |
| JPH08153033A (ja) | データ転送回路 | |
| JPH10247387A (ja) | クロック同期型の半導体メモリ | |
| JPH05128060A (ja) | 情報処理装置 | |
| JPS6256598B2 (ja) | ||
| US6477608B1 (en) | Interface circuit for transferring data on bus between modules of integrated circuit with reduced delay | |
| KR100197411B1 (ko) | 전전자 교환기의 시프트를 이용한 인식 신호 발생회로 | |
| KR20000038480A (ko) | 칩 면적이 작고 전력소모가 적은 데이터 출력버퍼 제어회로 및이를 구비하는 이중 데이터율 동기식 디램 | |
| JP2626112B2 (ja) | マイクロプロセッサ | |
| JP2912090B2 (ja) | タイムスロットインタチェンジ回路 | |
| JPH1125030A (ja) | バス拡張制御回路 | |
| JP3048762B2 (ja) | 半導体集積回路装置 | |
| JP2580649B2 (ja) | 記憶装置制御方式 | |
| JPS59146361A (ja) | デユアルポ−トメモリ制御回路 |