JPH02202659A - コマンドレジスタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 中央処理装置からのコマンドに対する処理回路のステー
タスを読みだすことなく、任意にコマンドを書き込むこ
とのできるプログラマブルなコマンドレジスタ回路に関
し、 前記処理回路の一つの書き込みを終了してのち次の書き
込みに移る間に生じる中断時間を削減することにより、
中央処理装置の負担の軽減を図ることを目的とし、 システムの制御を司さどり、データバスを介してコマン
ドに対応せるデータを送出する中央処理装置と前記中央
処理装置からのデータの処理を行う処理回路とを接続す
るものであって、前記中央処理装置からのデータを格納
し、かつ格納されたデータの読みだしをする第一先入れ
先出しメモリと、前記第一先入れ先出しメモリに格納し
た最初のデータを読み出すまでの時間を保障するような
読みだし信号を前記書き込み信号を遅延させて生成し、
該生成された読みだし信号により前記第一先入れ先出し
メモリに格納せるデータを読みだして処理回路に送出す
る遅延手段と、前記第一先入れ先出しメモリからの最初
のデータの処理を行い、かつ該最初のデータの処理が終
了したときの信号を第一先入れ先出しメモリに加えて前
記の第一先入れ先出しメモリに格納されている次のデー
タの読みだしを行い、これらのデータの入力及び読みだ
しの両動作を輪番に繰り返す処理回路と、前記処理回路
のデータの輪番処理に応じて順次に出力される他の出力
のステータスを格納する第二先入れ先出しメモリを設け
、前記中央処理装置がコマンドに対応し処理回路が処理
したステータスを読みだす事なく、プログラマブルにコ
マンドを第一先入れ先出しメモリに格納することができ
るように構成する。

〔産業上の利用分野〕

本発明は、中央処理装置からのコマンドに対する処理回
路のステータスを読みだすことなく、任意にコマンドを
書き込むことのできるプログラマブルなコマンドレジス
タ回路に関する。

近年、中央処理装置（以下ＣＰＵと称す）のシステムの
高速化が要求されている。このためＣＰＵは、ＣＰＵが
出力するコマンドの処理を行う処理回路のステータスに
関与するソフトウェアに対し、そのソフトウェア負荷を
軽減することにより高速化を図ることが必要となる。

〔従来の技術〕

第４図は従来例の回路構成を示す図である。図中、５１
はシステムを司る中央処理装置（以下ｃｐＵと称す）、
５２はＣＰＵ５１から又はＣＰＵ５１へのデータ通路と
なるデータバスであり、５３はフリップフロップ（以下
ＦＦと称す）よりなるコマンドレジスタ、また５４はＣ
ＰＵから送られるコマンドの処理を行う処理回路である
。なお第４図は従来例のタイムチャートを示す図である
。

ＣＰＵ５１は、第４図（ｂｌのコマンド１に対応した入
力データと第４図（ａ）の書き込みパルスの両信号をデ
ータバス５２を通して出力し、第４図（ｆ）に示す書き
込みサイクル中において書き込みパルス（ａｌが入力し
たとき、該書き込みパルス（ａ）の立ち上がりのタイミ
ングｔ０において入力データ（ａ）をラッチし、コマン
ド１に対応し出力するデータ（ｂｌをコマンドレジスタ
５３に書き込みを開始し、かつ書き込まれたデータはコ
マンド１として処理回路５４に渡され処理が行われる。

次ぎに処理回路５４は、コマンド１に対応するデータに
の処理がすべて終了した事をタイミングｔ１の時間にお
いて確認し、第５図（ｅｌに示す“Ｌｏｗ’から“旧ｇ
ｈ”に転する割り込み信号をＣＰ　Ｕ５１に送出する。

この割り込み信号を受けてＣＰＵ５１は、処理回路５４
が正確なコマンドの処理を完了し読みだしの可能な状態
である事をｍｌ＆し、タイミングｔ２において第５図（
Ｃ）に示す読みだしパルスを処理回路５４に加えて、前
の書き込みサイクルにおいて処理回路５４に入力して処
理された第５図（ｂｌのコマンド１に対応したデータの
読みだしを開始し、かつタイミングｔ、において読みだ
しを終了させる動作を行って、処理回路５４に入力さて
いる処理ステータスを示す第５図（ｄ）のステータスが
読みだされてＣＰＵ５４に入力される。

そしてＣＰＵ５１は、この第５図（ｄ）が示すステータ
スの読みたしが完了したのちの次のコマンド２に対応す
るデータ（ｂ）が入力されるまでの成る一定の時間の確
認サイクルｔ３〜ｔ、を経たのち、っぎのパルスが入力
されるタイミング１．において再び次のコマンド２に対
応するデータの書き込みを開始する。

〔発明が解決しようとする課題〕

従ってＣＰＵは、書き込み終了したのちのステータスの
読みだし確認サイクルを経ないと新たな次のコマンドの
書き込みができず、このため処理回路の動作に一時の中
断時間が生じるという問題があった。

本発明は、前記処理回路が成る書き込みを終了してのち
、次の書き込みに移る間に生じる中断時間を削減するこ
とを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理構成を示す回路図である。

図中、■は中央処理装置であり、システムの制御を司さ
どり、データバス２を介してコマンドに対応せるデータ
を送出するコマンドレジスタであり、２は第一先入れ先
出しメモリであり、前記中央処理装置ｌよりのデータを
書き込み信号により格納し、かつ読みだし信号により格
納したデータの読みだしを行うもの、４は遅延手段であ
り、前記第一先入れ先出しメモリ２に格納した最初のデ
ータを読み出すまでの時間を保障するような該読みだし
信号を前記書き込み信号を遅延して生成し、該生成され
た読みだし信号により前記第一先入れ先出しメモリ２に
格納せるデータを処理回路６に送出するもの、６は処理
回路であり、前記第一先入れ先出しメモリ３からの最初
のデータを入力して処理を行い、かつ該最初のデータの
処理が終了した事により出力される信号を第一先入れ先
出しメモリ３に加えて格納データされた次のデータの読
みだしを行い、これらのデータの入力及び読みだしの両
動作を交互に繰り返すもの、５は第二先入れ先出しメモ
リであり、前記処理回路６のデータの処理に応じて順次
に出力されるもう一つの出力のステータスを格納するも
のである。

この前記第一先入れ先出しメモリ３では、前記中央処理
装置ｌがコマンドに対応して処理回路６が出力するステ
ータスを読みだす事なく、プログラマブルにコマンドに
対応したデータを第一先入れ先出しメモリ３に格納する
ことだできるように構成するものである。

〔作　用〕

本発明では第１図に示す如く、中央処理装置１からデー
タバス２を介して入力されるデータを書き込みパルスを
もちいて連続して第一先入れ先出しメモリ３に書き込ま
せたのち、該書き込みパルスを遅延手段４に加え生成し
た読みだしパルスを第一先入れ先出しメモリ３に加える
ことにより第１回目の読みだしを行って得られた出力デ
ータを処理回路６に入力して処理をし、かつ処理回路６
から出力される読みだしパルスを第一先入れ先出しメモ
リ３に輪番に加えて第２回目以降の第一先入れ先出しメ
モリ３からの読みだしを順次に行うようにし、更に処理
回路６から出力されるもう一方の出力のステータスを第
二先入れ先出しメモリ５に加えて前記処理回路６から出
力される読みだしパルスを書き込みパルスとしてもちい
て前記ステータスの第二先入れ先出しメモリ５への書き
込みを行うようにする。

従って中央処理装置１が処理回路６のステータスの読み
だしに関与することなく任意のコマンドに対応したデー
タの書き込みができるようになるため、中央処理装置１
がステータスを読みだす時間および終了認識時間を削減
できるので、中央処理装置１の高速化およびソフトウェ
アの負担を軽減することが可能となる。

〔実　施　例〕

第２図は本発明の一実施例の回路構成を示す図である。

図中、６は第一処理部６１〜第八処理部６８を具備する
処理回路であり、図は入力するコマンドが８ビツトの場
合の一例を示している。また１１はシステムを司るＣＰ
Ｕ、１２はデータの通路となるデータバス、１３は外部
からの制御により入力するデータを右方向または左方向
の方向に通す双方向バッファ、１４はアドレスを復号す
るアドレスデコーダ、１５は第−ＡＮＤ、１６は第一先
入れ先出しメモリ、１７は第一０ＲＳ１Ｂは入力する信
号に成る一定遅延時間を設定する遅延手段としてのシフ
トレジスタ、工９は第二ＡＮＤ、２０は第二ＯＲ，２１
は第三ＯＲであり、なお２２はコマンドリセットレジス
タ、２３は第二先入れ先出しメモリ、２４は第四ＯＲで
ある。

ＣＰ　Ｕｌｌからは、第３図（ｂ）に示すコマンドに対
応するデータ、アドレス、第３図（ａｌに示す書き込み
パルス及び読みだしパルスをそれぞれデータバス１２を
介して出力し、更にＣＰ　Ｕｌｌには処理回路６で生成
された第３図（ｅ）に示す割り込み信号を入力する。

前記の第３図（ｂＪに示すコマンド１に対応する入力デ
ータは、前記読みだしパルスが“Ｌｏｗ”レベルの時に
は右方向に開かれて双方向バッファ１３を通って第一先
入れ先出しメモリ１６の端子りに入力されている。この
ときＣＰ　Ｕｌｌから出力されるアドレスは、アドレス
デコーダ１４でコマンドレジスタのためのアドレスに復
号されて第−ＡＮＤ１５に加えられ、共に第−ＡＮＤＩ
５に入力する書き込みパルス１〜ｎと共にＡＮＤ合成さ
れて第一先入れ先出しメモリ１６の書き込みパルスを生
成し、第一先入れ先出しメモリ１６の端子ＷＣＫに加え
られる。

この書き込みパルスの立ち上がりエツジにより、第一先
入れ先出しメモリ１６の端子りに入力しているコマンド
ｌ〜ｎに対応する入力データを連続してランチし、第一
先入れ先出しメモリ１６に入力データを次から次に連続
して書き込む。なおＣＰＵ１１からの書き込みパルス、
アドレスデコーダ１４の出力、及び双方向バッファ１３
からデータの出力は共にコマンドリセットレジスタ２２
に入力し、該コマンドリセットレジスタ２２の出力は第
一先入れ先出しメモリ１Ｇ、シフトレジスタ１８、第二
先入れ先出しメモリ２３の各々の端子＊Ｒに加えてそれ
ぞれをリセットする。

この第一先入れ先出しメモリ１６への第１回目の書き込
みパルス１が最初に書き込んだ第３図（ｂｌのコマンド
１に対応するデータを読みだすまでの遅延時間を保障す
るため、シフトレジスタ１８が設けられている。即ち前
記第−ＡＮＤ１５の出力である（ａ）に示す書き込みパ
ルス１の立ち上がりエツジの出力を第一０Ｒ１７を介し
てシフトレジスタ１８の端子りに入力し、ともに入力す
るクロックに制御されてシフトされた第一回目の読みだ
しパルスをシフトレジスタ１８の端子Ｑ８から出力し、
第二ＡＮＤ１９．第二０Ｒ２０を経て第一先入れ先出し
メモリ１６の端子ＲＣＫに加えるようにする。従ってま
ず第一先入れ先出しメモ１月６に書き込まれていたコマ
ンド１に対応するデータは読みだされて第３図（ｄ）に
示すコマンド１となり、処理回路６の第一処理部６１に
送出され処理される。そして第一処理部６１が該（ｄ）
のコマンド１に対応するデータの処理を終了すると、次
の読みだしのための第３図（Ｃ１に示す２回目の読みだ
しパルス２およびコマンドｌのデータの処理が完了した
ことを示すステータス１の両信号を第一処理部６１から
それぞれ出力する。

前記読みだしパルスは二つに分けられ、そのうちの一つ
は第二先入れ先出しメモリ２３の端子ＷＣＫに加えられ
る。そして第一処理部６１から出力して第四０Ｒ２４を
経て端子りに入力するステータスｌを、端子ＷＣＫに加
えられた前記読みだしパルスにより第二先入れ先出しメ
モリ２３に書き込む。

もう一つの他の読みだしパルス２は、第二０Ｒ２０を介
して第一先入れ先出しメモ１月６の端子ＲＣＫに加えら
れて次のコマンド２に対応するデータの読みだしを開始
させる読みだしパルス２となる。

そしてこの読みだしパルス２にて第一先入れ先出しメモ
ｉ月６から読みだされたデータは、第二処理部６２に加
えられてコマンド２の処理を行って更に次の第一先入れ
先出しメモリ１６からのデータの読みだしための読みだ
しパルス３とステータス２とを生成する。

以下、同様に第一先入れ先出しメモ１月６に書き込まれ
たコマンド３〜ｎが出力し終わるまでこの動作が継続し
て繰り返し行われる。なおシフトレジスタ１８は、第一
番目の書き込みパルスを出力したのちは、端子ＱＡから
のロック信号により、ＣＰＵＩＩがつぎの書き込みが開
始するまでは書き込みパルスをロックしておくように働
く。

なおＣＰＵＩＩは、処理回路６のコマンド処理が終了し
たときに出力される割り込み信号、即ち第３図（ｅ）に
示すように割り込み可能を示すときにそのレベルが°旧
ｇｈ”となる信号が入力したことを認識したときには、
成る任意の時間において読みだしパルスを出力して第二
先入れ先出しメモリ２３と双方向バッファ１３に加える
。従って処理回路６の各々の処理部６１〜６８のから第
二先入れ先出しメモリ２３に書き込まれていたステータ
スの読みだしは任意の時間において任意の順序で行うこ
とができるようになる。なおこの読みだされたステータ
スは、双方向バッファ１３の通路を左方向へ開いて第二
先入れ先出しメモリ２３から読みだした出力を双方向バ
ッファ１３からデータバス１２を通ってＣＰＵ１ｌへ転
送することで、ＣＰ　Ｕｌｌは処理回路６の動作が終了
したことを認識できる。

〔発明の効果〕

以上の説明から明らかなように本発明によれば、中央処
理装置は処理回路ステータスを読みだすことなしにコマ
ンドを書き込むことができるため、中央処理装置がステ
ータスを読みだす時間および終了Ｗ１認時間が削減でき
るようになる。

従って中央処理装置のソフトウェアの負担の軽減と高速
化が可能となり、中央処理装置システムの性能向上に寄
与することが大きい。

【図面の簡単な説明】

第１図は本発明の原理構成を示す回路図、第２図は本発
明の一実施例の回路構成を示す図、第３図は本発明の一
実施例のタイムチャートを示す図、 第４図は従来例の回路構成を示す図、 第５図は従来例のタイムチャートを示す図、である。 図において、 １は中央処理装置、 ２はデータバス、 ３は第一先入れ先出しメモリ、 ４は遅延手段、 ５は第二先入れ先出しメモリ、 ６は処理回路、 を示す。 杢発蛸偽原理別戊セ木Ｔの 第１図 従車例／１０路Ｊ六゛を相１ 第４図 ｇ　Ｊ９９１ｏ：！ （３Ｊ）　　ｕ　　月

Claims (1)

1. 【特許請求の範囲】 システムの制御を司さどり、データバス（２）を介して
   コマンドに対応せるデータを送出する中央処理装置（１
   ）と前記中央処理装置（１）からのデータの処理を行う
   処理回路（６）とを接続するものであって、 前記中央処理装置（１）からのデータを格納し、かつ格
   納されたデータの読みだしをする第一先入れ先出しメモ
   リ（２）と、 前記第一先入れ先出しメモリ（２）に格納した最初のデ
   ータを読み出すまでの時間を保障するような読みだし信
   号を前記書き込み信号を遅延させて生成し、該生成され
   た読みだし信号により前記第一先入れ先出しメモリ（２
   ）に格納せるデータを読みだして処理回路（６）に送出
   する遅延手段（４）と、 前記第一先入れ先出しメモリ（２）からの最初のデータ
   の処理を行い、かつ該最初のデータの処理が終了したと
   きの信号を第一先入れ先出しメモリ（３）に加えて前記
   の第一先入れ先出しメモリ（２）に格納されている次の
   データの読みだしを行い、これらのデータの入力及び読
   みだしの両動作を輪番に繰り返す処理回路（６）と、 前記処理回路（６）のデータの輪番処理に応じて順次に
   出力される他の出力のステータスを格納する第二先入れ
   先出しメモリ（５）を設け、前記中央処理装置（１）が
   コマンドに対応し処理回路（６）が処理したステータス
   を読みだす事なく、プログラマブルにコマンドを第一先
   入れ先出しメモリ（３）に格納することができることを
   特徴とするプログラマブルコマンドレジスタ回路。