JPS636872B2 - - Google Patents
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- JPS636872B2 JPS636872B2 JP16624281A JP16624281A JPS636872B2 JP S636872 B2 JPS636872 B2 JP S636872B2 JP 16624281 A JP16624281 A JP 16624281A JP 16624281 A JP16624281 A JP 16624281A JP S636872 B2 JPS636872 B2 JP S636872B2
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- refresh memory
- reference clock
- control signal
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- 238000000034 method Methods 0.000 claims description 6
- 239000000284 extract Substances 0.000 claims 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000004044 response Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 2
- 101100385324 Arabidopsis thaliana CRA1 gene Proteins 0.000 description 1
- 101100275730 Arabidopsis thaliana CRC gene Proteins 0.000 description 1
- 101100007772 Brassica napus CRU1 gene Proteins 0.000 description 1
Description
【発明の詳細な説明】
本発明は、非同期バスシステムのデイスプレイ
装置におけるリフレツシユメモリのアクセス方式
に関する。
装置におけるリフレツシユメモリのアクセス方式
に関する。
一般に、CRTデイスプレイ装置においては、
表示を周期的にリフレツシユするため、表示用コ
ントローラとしてのCRTコントローラによりリ
フレツシユメモリをアクセスするが、例えば、表
示画面を書き換えるためにはリフレツシユメモリ
をCPU側からもアクセスする必要がある。しか
しながら、CPU側からのアクセスとCRTコント
ローラ側からのアクセスが競合すると表示画面の
一部にフラツシユが発生してしまう。
表示を周期的にリフレツシユするため、表示用コ
ントローラとしてのCRTコントローラによりリ
フレツシユメモリをアクセスするが、例えば、表
示画面を書き換えるためにはリフレツシユメモリ
をCPU側からもアクセスする必要がある。しか
しながら、CPU側からのアクセスとCRTコント
ローラ側からのアクセスが競合すると表示画面の
一部にフラツシユが発生してしまう。
MC6800系の同期バスシステムでは、システム
クロツクを有しており、このシステムクロツクが
「Ｈ」の期間にだけCPU側からデータ転送を行な
い、システムロツクが「Ｌ」の期間にCRTコン
トローラ側からリフレツシユメモリをアクセスす
るようにしている。具体的には、システムクロツ
ク及びその反転クロツクを、各々、CPU及び
CRTコントローラに基準クロツクとして入力し、
CPUのアドレスとCRTコントローラのアドレス
をシステムクロツクにより切替え、CPUとCRT
コントローラは共に基準クロツクが「Ｈ」の期間
のみアクセスを行なうようにしている。しかしな
がら、Ｚ−80等の非同期バスシステムでは、
CPUとCRTコントローラの基準クロツクが同期
していないため、このような方式は不可能であ
る。
クロツクを有しており、このシステムクロツクが
「Ｈ」の期間にだけCPU側からデータ転送を行な
い、システムロツクが「Ｌ」の期間にCRTコン
トローラ側からリフレツシユメモリをアクセスす
るようにしている。具体的には、システムクロツ
ク及びその反転クロツクを、各々、CPU及び
CRTコントローラに基準クロツクとして入力し、
CPUのアドレスとCRTコントローラのアドレス
をシステムクロツクにより切替え、CPUとCRT
コントローラは共に基準クロツクが「Ｈ」の期間
のみアクセスを行なうようにしている。しかしな
がら、Ｚ−80等の非同期バスシステムでは、
CPUとCRTコントローラの基準クロツクが同期
していないため、このような方式は不可能であ
る。
そこで、従来、水平又は垂直ブランキング期間
にCPU側からリフレツシユメモリをアクセスす
るようにしていたが、この方式では処理スピード
が遅くなつてしまうという欠点があつた。
にCPU側からリフレツシユメモリをアクセスす
るようにしていたが、この方式では処理スピード
が遅くなつてしまうという欠点があつた。
本発明は、斯る点に鑑み、非同期バスシステム
で表示画面にフラツシユを発生させないで、リフ
レツシユメモリを高速にアクセス（リード、ライ
ト）する新規なリフレツシユメモリのアクセス方
式を提供するものである。
で表示画面にフラツシユを発生させないで、リフ
レツシユメモリを高速にアクセス（リード、ライ
ト）する新規なリフレツシユメモリのアクセス方
式を提供するものである。
以下、本発明を図面を参照しながら説明する。
第１図は、本発明によるCRTデイスプレイ装
置の実施例を示すブロツク図であり、１はCPUφ
を基準クロツクとするCPU、２はCRTCφを基準
クロツクとするCRTコントローラ、３はリフレ
ツシユメモリ、４はCPU１のアドレスバスA0〜
A15とCRTコントローラ２のアドレスバスA0′〜
A15′を切替え、いずれかのアドレスバスをリフレ
ツシユメモリ３に接続するマルチプレクサ、５は
基準クロツクCRTCφにより制御されリフレツシ
ユメモリ３のデータをラツチするラツチ回路、６
はキヤラクタジエネレータ、７はパラレルデータ
をシリアルデータに変換し出力としてビデオ信号
を出力するシフトレジスタ、８はCPU１とリフ
レツシユメモリ３とを接続するデータバスD0〜
D7に設けられたラツチ回路、９，１０はデータ
バスD0〜D7に設けられたゲート回路である。
置の実施例を示すブロツク図であり、１はCPUφ
を基準クロツクとするCPU、２はCRTCφを基準
クロツクとするCRTコントローラ、３はリフレ
ツシユメモリ、４はCPU１のアドレスバスA0〜
A15とCRTコントローラ２のアドレスバスA0′〜
A15′を切替え、いずれかのアドレスバスをリフレ
ツシユメモリ３に接続するマルチプレクサ、５は
基準クロツクCRTCφにより制御されリフレツシ
ユメモリ３のデータをラツチするラツチ回路、６
はキヤラクタジエネレータ、７はパラレルデータ
をシリアルデータに変換し出力としてビデオ信号
を出力するシフトレジスタ、８はCPU１とリフ
レツシユメモリ３とを接続するデータバスD0〜
D7に設けられたラツチ回路、９，１０はデータ
バスD0〜D7に設けられたゲート回路である。
更に、１１はCPU１のリフレツシユメモリ３
へのアクセス要求に応じて出力される信号
WAITと基準クロツクCPUφ及びCRTCφを入力
し、制御信号２を発生する制御信号発生回路、
１２，１３，１４，１５はANDゲート、１６，
１７，１８はインバータである。
へのアクセス要求に応じて出力される信号
WAITと基準クロツクCPUφ及びCRTCφを入力
し、制御信号２を発生する制御信号発生回路、
１２，１３，１４，１５はANDゲート、１６，
１７，１８はインバータである。
ここで、制御信号２はCPU１がリフレツシ
ユメモリ３をアクセスするときのみ出力されるよ
うにしているので、通常、CPU１側からのアク
セス要求がない場合は、ゲート回路９はオフして
おり、マルチプレクサ４はCRTコントローラ２
側に切替えられている。従つて、リフレツシユメ
モリ３はCRTコントローラ２側のアドレスバス
A0′〜A15′によりアドレス指定が行われ、この指
定されたデータが基準クロツクCRTCφにしたが
つてラツチ回路５にラツチされ、キヤラクタジエ
ネレータ６及びシフトレジスタ７を介してビデオ
信号として出力され、表示のリフレツシユを基準
クロツクCRTCφに従つて周期的に行なう。この
場合、リフレツシユメモリ３は基準クロツク
CRTCφが「Ｈ」の期間でのみCRTコントローラ
２によりアクセスされる。
ユメモリ３をアクセスするときのみ出力されるよ
うにしているので、通常、CPU１側からのアク
セス要求がない場合は、ゲート回路９はオフして
おり、マルチプレクサ４はCRTコントローラ２
側に切替えられている。従つて、リフレツシユメ
モリ３はCRTコントローラ２側のアドレスバス
A0′〜A15′によりアドレス指定が行われ、この指
定されたデータが基準クロツクCRTCφにしたが
つてラツチ回路５にラツチされ、キヤラクタジエ
ネレータ６及びシフトレジスタ７を介してビデオ
信号として出力され、表示のリフレツシユを基準
クロツクCRTCφに従つて周期的に行なう。この
場合、リフレツシユメモリ３は基準クロツク
CRTCφが「Ｈ」の期間でのみCRTコントローラ
２によりアクセスされる。
ところで、本発明では、例えば、第２図のブロ
ツク図に示すように、発振器１９の出力を分周器
２０にて分周した出力を各々CPUφ及びCRTCφ
としてCPU１及びCRTコントローラ２に加える
ことにより、基準クロツクCPUφとCRTCφを第
３図のタイミングチヤートイ，ロの如く位相を一
致させている。この場合、CRU１が処理する命
令のステート数が異なるため、CRTCφはCPUφ
に対してＡ，B2つのタイミングが発生する。
ツク図に示すように、発振器１９の出力を分周器
２０にて分周した出力を各々CPUφ及びCRTCφ
としてCPU１及びCRTコントローラ２に加える
ことにより、基準クロツクCPUφとCRTCφを第
３図のタイミングチヤートイ，ロの如く位相を一
致させている。この場合、CRU１が処理する命
令のステート数が異なるため、CRTCφはCPUφ
に対してＡ，B2つのタイミングが発生する。
そこで、先ず、CRTCφがCPUφに対してＡの
タイミングで発生する場合について、第４図及び
第５図を参照しながら制御信号発生回路１１の動
作を説明する。
タイミングで発生する場合について、第４図及び
第５図を参照しながら制御信号発生回路１１の動
作を説明する。
第４図は、制御信号発生回路１１の具体回路例
であり、２つのＪ―Ｋフリツプフロツプ２１，２
２とNANDゲート２３及びインバータ２４とよ
り構成され、第1J―Ｋフリツプフロツプ２１のＪ
端子は電源電圧に、そしてＫ端子は接地されてい
る。このためCPU１のリフレツシユメモリ３へ
のアクセス要求に応じて出力される信号WAIT
（第５図ハ）が第１フリツプフロツプ２１のＴ端
子に入力されると、信号WAITの立ち下がりで
出力１Ｑは第５図ニの如く「Ｈ」となり、この出
力１ＱとCRTCφとがNANDゲート２３に加えら
れるため、インバータ２４の出力は第５図ホの
ように「Ｈ」となる。
であり、２つのＪ―Ｋフリツプフロツプ２１，２
２とNANDゲート２３及びインバータ２４とよ
り構成され、第1J―Ｋフリツプフロツプ２１のＪ
端子は電源電圧に、そしてＫ端子は接地されてい
る。このためCPU１のリフレツシユメモリ３へ
のアクセス要求に応じて出力される信号WAIT
（第５図ハ）が第１フリツプフロツプ２１のＴ端
子に入力されると、信号WAITの立ち下がりで
出力１Ｑは第５図ニの如く「Ｈ」となり、この出
力１ＱとCRTCφとがNANDゲート２３に加えら
れるため、インバータ２４の出力は第５図ホの
ように「Ｈ」となる。
即ち、第２フリツプフロツプ２２のＪ端子には
「Ｈ」の出力が印加され、Ｋ端子には出力の
反転信号が印加されることとなる。従つて、第2J
―Ｋフリツプフロツプ２２のＴ端子に印加されて
いるCPUφが立ち下がると出力２は第５図ヘの
如く「Ｈ」から「Ｌ」となり、この出力２によ
り第1J―Ｋフリツプフロツプ２１はリセツトされ
る。そして、出力２はCPUφの次の立ち下がり
で再び「Ｈ」にもどる。即ち、CPU１からリフ
レツシユメモリ３にアクセス要求が出されると、
リード・ライトサイクルのうちCRTコントロー
ラ２の基準クロツクCRTCφが「Ｌ」となる期
間、制御信号２は「Ｌ」となる（第５図ロ，ヘ
参照）。つまり、制御信号発生回路１１は、CRU
１のリード・ライトサイクル内において、CPU
１のアクセス要求に応じて、CRTCφの「Ｌ」期
間を、CPUφ及びCRTCφに基づいて制御信号２
Ｑとして切出している。
「Ｈ」の出力が印加され、Ｋ端子には出力の
反転信号が印加されることとなる。従つて、第2J
―Ｋフリツプフロツプ２２のＴ端子に印加されて
いるCPUφが立ち下がると出力２は第５図ヘの
如く「Ｈ」から「Ｌ」となり、この出力２によ
り第1J―Ｋフリツプフロツプ２１はリセツトされ
る。そして、出力２はCPUφの次の立ち下がり
で再び「Ｈ」にもどる。即ち、CPU１からリフ
レツシユメモリ３にアクセス要求が出されると、
リード・ライトサイクルのうちCRTコントロー
ラ２の基準クロツクCRTCφが「Ｌ」となる期
間、制御信号２は「Ｌ」となる（第５図ロ，ヘ
参照）。つまり、制御信号発生回路１１は、CRU
１のリード・ライトサイクル内において、CPU
１のアクセス要求に応じて、CRTCφの「Ｌ」期
間を、CPUφ及びCRTCφに基づいて制御信号２
Ｑとして切出している。
CRTCφがCPUφに対して第３図に示すＢのタ
イミングで発生する場合も、第４図に示す制御信
号発生回路１１は、第６図のように、CRTCφが
「Ｌ」となる期間で制御信号２を発生する（第
６図ロ、ヘ参照）。
イミングで発生する場合も、第４図に示す制御信
号発生回路１１は、第６図のように、CRTCφが
「Ｌ」となる期間で制御信号２を発生する（第
６図ロ、ヘ参照）。
以上のようにして制御信号発生回路１１から出
力される制御信号２は、インバータ１８を介し
てマルチプレクサ４及びゲート回路９に加えられ
るため、CPU１側からリフレツシユメモリ３へ
のアクセス要求が出されると、マルチプレクサ４
は制御信号２が「Ｌ」の期間だけCRTコント
ローラ２側のアドレスバスA0′〜A15′からCPU１
側のアドレスバスA0〜A15に切替え、ゲート回路
９は、制御信号２が「Ｌ」の期間だけオンす
る。
力される制御信号２は、インバータ１８を介し
てマルチプレクサ４及びゲート回路９に加えられ
るため、CPU１側からリフレツシユメモリ３へ
のアクセス要求が出されると、マルチプレクサ４
は制御信号２が「Ｌ」の期間だけCRTコント
ローラ２側のアドレスバスA0′〜A15′からCPU１
側のアドレスバスA0〜A15に切替え、ゲート回路
９は、制御信号２が「Ｌ」の期間だけオンす
る。
さらに、CPU１がリフレツシユメモリ３にデ
ータを書き込む場合は第５図チ及び第６図チの如
く信号MWがCPU１より出力され、この信号
MWがインバータ１６を介して出力２の反転信
号と共にANDゲート１５に印加されるため、ゲ
ート回路１０は書き込み時、制御信号２が
「Ｌ」となる期間オンする。又、信号MWは制御
信号２の反転信号と基準クロツクCPUφとを入
力するANDゲート１２の出力と共にインバータ
１６を介してANDゲート１３に入力されるため、
その出力G1は第５図リ及び第６図リの如く、制
御信号２が「Ｌ」となる期間であつて且つ
CPUφが「Ｈ」となる期間に「Ｈ」となる。この
ように、CPU１がリフレツシユメモリ３にデー
タを書き込む場合は、制御信号２が「Ｌ」の期
間、ゲート回路９，１０がオンし、マルチプレク
サ４によりアドレスバスがCPU１側に切替えら
れ、しかもリフレツシユメモリ３に、書き込みの
タイミングを示すANDゲート１３の出力G1が加
えられるので、第７図ニ，ホに示すように、
CRTコントローラ２側の基準クロツクCRTCφが
「Ｌ」となるＣ又はＤの期間でCPU１によるデー
タの書き込みが行なわれることとなる。この場
合、CPU１からのアドレスA0〜A15及びデータ出
力D0〜D7は第７図ロ，ハの如く確定しているの
で、CPU１による確実なデータの書き込みが可
能となる。
ータを書き込む場合は第５図チ及び第６図チの如
く信号MWがCPU１より出力され、この信号
MWがインバータ１６を介して出力２の反転信
号と共にANDゲート１５に印加されるため、ゲ
ート回路１０は書き込み時、制御信号２が
「Ｌ」となる期間オンする。又、信号MWは制御
信号２の反転信号と基準クロツクCPUφとを入
力するANDゲート１２の出力と共にインバータ
１６を介してANDゲート１３に入力されるため、
その出力G1は第５図リ及び第６図リの如く、制
御信号２が「Ｌ」となる期間であつて且つ
CPUφが「Ｈ」となる期間に「Ｈ」となる。この
ように、CPU１がリフレツシユメモリ３にデー
タを書き込む場合は、制御信号２が「Ｌ」の期
間、ゲート回路９，１０がオンし、マルチプレク
サ４によりアドレスバスがCPU１側に切替えら
れ、しかもリフレツシユメモリ３に、書き込みの
タイミングを示すANDゲート１３の出力G1が加
えられるので、第７図ニ，ホに示すように、
CRTコントローラ２側の基準クロツクCRTCφが
「Ｌ」となるＣ又はＤの期間でCPU１によるデー
タの書き込みが行なわれることとなる。この場
合、CPU１からのアドレスA0〜A15及びデータ出
力D0〜D7は第７図ロ，ハの如く確定しているの
で、CPU１による確実なデータの書き込みが可
能となる。
ところが、CPU１がリフレツシユメモリ３よ
りデータをリードする場合は、第８図ハに示すよ
うにCPU１がデータバスからリードデータを取
り込めるタイミングがリードサイクルの後半のご
く短かい期間であるため、書き込み時と同様に
CRTCφが「Ｌ」となるＣ又はＤの期間でデータ
をリードしてもそのリードデータは保証されな
い。
りデータをリードする場合は、第８図ハに示すよ
うにCPU１がデータバスからリードデータを取
り込めるタイミングがリードサイクルの後半のご
く短かい期間であるため、書き込み時と同様に
CRTCφが「Ｌ」となるＣ又はＤの期間でデータ
をリードしてもそのリードデータは保証されな
い。
そこで、本発明においては第１図の如くリフレ
ツシユメモリ３とCPU１を接続するデータバス
にラツチ回路８を設け、制御信号２とリード時
にCPU１から出力される信号MRに基づいてこの
ラツチ回路８を制御するようにしている。即ち、
信号MWはANDゲート１２の出力と共にインバ
ータ１７を介してANDゲート１４に入力される
ため、その出力G2は第５図リ及び第６図リの如
く、制御信号２が「Ｌ」なる期間であつて且つ
CPUφが「Ｈ」なる期間に「Ｈ」となり、この出
力G2がラツチパルスとしてラツチ回路８に加え
られる。この場合、マルチプレクサ４及びゲート
回路９には制御信号２の反転信号が加えられて
いるため、アドレスバスはCPU１側に切替えら
れておりゲート回路９はオンしている。しかも、
ANDゲート１５の出力は「Ｌ」なのでゲート回
路１０はオフしている。従つて、第８図に示すよ
うなCRTコントローラ２の基準クロツクCRTCφ
が「Ｌ」となるＣ又はＤの期間でCPU１により
リードすべきデータはラツチ回路８にラツチされ
ることとなる。そして、ラツチされたデータを次
の命令でCPUに取り込むようにすれば、CRTコ
ントローラ２によるリフレツシユメモリ３のアク
セスに影響を与えることなくCPUによるデータ
のリードが可能となる。尚、CPU１からライト
のみを行なうシステムにおいては、ゲート回路
９，１０のうち一方と、ラツチ回路８は不要であ
る。
ツシユメモリ３とCPU１を接続するデータバス
にラツチ回路８を設け、制御信号２とリード時
にCPU１から出力される信号MRに基づいてこの
ラツチ回路８を制御するようにしている。即ち、
信号MWはANDゲート１２の出力と共にインバ
ータ１７を介してANDゲート１４に入力される
ため、その出力G2は第５図リ及び第６図リの如
く、制御信号２が「Ｌ」なる期間であつて且つ
CPUφが「Ｈ」なる期間に「Ｈ」となり、この出
力G2がラツチパルスとしてラツチ回路８に加え
られる。この場合、マルチプレクサ４及びゲート
回路９には制御信号２の反転信号が加えられて
いるため、アドレスバスはCPU１側に切替えら
れておりゲート回路９はオンしている。しかも、
ANDゲート１５の出力は「Ｌ」なのでゲート回
路１０はオフしている。従つて、第８図に示すよ
うなCRTコントローラ２の基準クロツクCRTCφ
が「Ｌ」となるＣ又はＤの期間でCPU１により
リードすべきデータはラツチ回路８にラツチされ
ることとなる。そして、ラツチされたデータを次
の命令でCPUに取り込むようにすれば、CRTコ
ントローラ２によるリフレツシユメモリ３のアク
セスに影響を与えることなくCPUによるデータ
のリードが可能となる。尚、CPU１からライト
のみを行なうシステムにおいては、ゲート回路
９，１０のうち一方と、ラツチ回路８は不要であ
る。
本発明によるリフレツシユメモリのアクセス方
式は、上述の如く、CPUとCRTコントローラの
基準クロツクとして、位相の一致したクロツクを
使用すると共に、制御信号発生回路を設け、リフ
レツシユメモリのCPU側からのアクセスタイミ
ングとCRTコントロール側からのアクセスタイ
ミングを区別するようにしたので、両者からのア
クセスが競合するのを防ぐことが可能となり、従
つて、フラツシユを発生させずに高速にリフレツ
シユメモリをアクセスすることができる。
式は、上述の如く、CPUとCRTコントローラの
基準クロツクとして、位相の一致したクロツクを
使用すると共に、制御信号発生回路を設け、リフ
レツシユメモリのCPU側からのアクセスタイミ
ングとCRTコントロール側からのアクセスタイ
ミングを区別するようにしたので、両者からのア
クセスが競合するのを防ぐことが可能となり、従
つて、フラツシユを発生させずに高速にリフレツ
シユメモリをアクセスすることができる。
第１図は本発明の実施例を示すブロツク図、第
２図はCPUとCRTコントローラの基準クロツク
の位相を一致させるための構成を示すブロツク
図、第３図イ，ロは各々の基準クロツクを示すタ
イミングチヤート、第４図は制御信号発生回路の
具体回路例、第５図イ〜リ及び第６図イ〜リは実
施例の各部の波形を示すタイミングチヤート、第
７図イ〜ホはCPUによるデータ書き込み時のタ
イミングチヤート、第８図イ〜ホはCPUによる
データリード時のタイミングチヤートである。 主な図番の説明、１……CPU、２……CRTコ
ントローラ、３……リフレツシユメモリ、４……
マルチプレクサ、５……ラツチ回路、６……キヤ
ラクタジエネレータ、７……シフトレジスタ、８
……ラツチ回路、９，１０……ゲート回路、１１
……制御信号発生回路、１９……発振器、２０…
…分周器、２１，２２……Ｊ―Ｋフリツプフロツ
プ。
２図はCPUとCRTコントローラの基準クロツク
の位相を一致させるための構成を示すブロツク
図、第３図イ，ロは各々の基準クロツクを示すタ
イミングチヤート、第４図は制御信号発生回路の
具体回路例、第５図イ〜リ及び第６図イ〜リは実
施例の各部の波形を示すタイミングチヤート、第
７図イ〜ホはCPUによるデータ書き込み時のタ
イミングチヤート、第８図イ〜ホはCPUによる
データリード時のタイミングチヤートである。 主な図番の説明、１……CPU、２……CRTコ
ントローラ、３……リフレツシユメモリ、４……
マルチプレクサ、５……ラツチ回路、６……キヤ
ラクタジエネレータ、７……シフトレジスタ、８
……ラツチ回路、９，１０……ゲート回路、１１
……制御信号発生回路、１９……発振器、２０…
…分周器、２１，２２……Ｊ―Ｋフリツプフロツ
プ。
Claims (1)
- １ リフレツシユメモリと、該リフレツシユメモ
リをアクセスするCPUと、該CPUの第１基準ク
ロツクと異なる周期の第２基準クロツクに基づい
て動作し、該第２基準クロツクが第１レベルの期
間に前記リフレツシユメモリをアクセスすること
により、表示を周期的にリフレツシユする表示用
コントローラと、該表示用コントローラのアドレ
スと前記CPUのアドレスを切替えるマルチプレ
クサと、前記リフレツシユメモリとCPUとを接
続するデータバスに挿入されたゲート回路とを有
する非同期バスシステムのデイスプレイ装置にお
いて、前記第１基準クロツクと第２基準クロツク
として位相の一致したクロツクを使用すると共
に、前記CPUのリードあるいはライトサイクル
内において、前記CPUのアクセス要求に応じて、
前記第２基準クロツクの第２レベル期間を、前記
第１及び第２基準クロツクに基づいて制御信号と
して切出す制御信号発生回路を設け、該制御信号
により前記マルチプレクサのアドレス切替え及び
ゲート回路の開閉を制御することを特徴としたリ
フレツシユメモリのアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16624281A JPS5866989A (ja) | 1981-10-16 | 1981-10-16 | リフレツシユメモリのアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16624281A JPS5866989A (ja) | 1981-10-16 | 1981-10-16 | リフレツシユメモリのアクセス方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5866989A JPS5866989A (ja) | 1983-04-21 |
| JPS636872B2 true JPS636872B2 (ja) | 1988-02-12 |
Family
ID=15827740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16624281A Granted JPS5866989A (ja) | 1981-10-16 | 1981-10-16 | リフレツシユメモリのアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5866989A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH079569B2 (ja) * | 1983-07-01 | 1995-02-01 | 株式会社日立製作所 | ディスプレイコントローラ及びそれを用いた図形表示装置 |
| JPS63175892A (ja) * | 1987-01-16 | 1988-07-20 | 三洋電機株式会社 | マイクロコンピユ−タ |
| JPS63175891A (ja) * | 1987-01-16 | 1988-07-20 | 三洋電機株式会社 | マイクロコンピユ−タ |
| JPH01249360A (ja) * | 1988-03-31 | 1989-10-04 | Kyocera Corp | プリンタの印刷制御回路及びその制御方式 |
-
1981
- 1981-10-16 JP JP16624281A patent/JPS5866989A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5866989A (ja) | 1983-04-21 |
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