JPH079569B2 - ディスプレイコントローラ及びそれを用いた図形表示装置 - Google Patents

ディスプレイコントローラ及びそれを用いた図形表示装置

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JPH079569B2
JPH079569B2 JP58118228A JP11822883A JPH079569B2 JP H079569 B2 JPH079569 B2 JP H079569B2 JP 58118228 A JP58118228 A JP 58118228A JP 11822883 A JP11822883 A JP 11822883A JP H079569 B2 JPH079569 B2 JP H079569B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、文字や図形等の表示制御を行うコントローラ
に係り、特に複数枚の画面、例えば、ウィンドウ画面表
示及び重ね合せ表示を行うのに好適なディスプレイコン
トローラ及びそれを用いた図形表示装置に関する。
〔従来の技術〕
陰極線管（以下CRTと呼ぶ）等を用いて文字や図形の表
示制御を行うものとして、ラスタ走査型ディスプレイ装
置の表示制御機能を大規模集積回路（以下LSIと呼ぶ）
で実現したCRTコントローラが従来より広く用いられて
いる。
このCRTコントローラは、ラスタ走査に合せてあらかじ
め設定された表示開始アドレスから順にメモリアドレス
を出力する機能を持つ。また、このCRTコントローラは
ディスプレイ装置を駆動するための同期信号を出力する
機能を有する。
この従来型CRTコントローラを用いて、独立した複数枚
の画面情報を重ね合せ表示する装置として、第１図及び
第２図に示す装置がある。
第１図は、１個のCRTコントローラ13によって複数のバ
ンクに分割されたリフレッシュメモリ161、162を制御す
るものである。
このCRTコントローラ13はアドレスバス11及びデータバ
ス12によって中央処理装置（CPU）に接続され、表示の
ためのリフレッシュメモリアドレス及びCRTの同期信号
を発生する。クロック発生回路14はCRTコントローラ13
や並列直列変換器171、172に対し、動作クロックを供給
する。アドレス選択回路15は、表示期間中はCRTコント
ローラ13から供給される表示メモリアドレスを、非表示
期間中はCPUのアドレスバス11を選択し、２つのリフレ
ッシュメモリバンク161、162がアクセスされる。メモリ
から読み出されたデータはそれぞれ独立に並列直列変換
器171、172にて直列信号に変換され、合成回路18にて重
ね合せられる。
第２図は、第１図に示す如きCRTコントローラを複数個
用いて複数のメモリバンクを個別制御するものである。
２台のCRTコントローラ131、132はクロック発生回路14
から同一のクロックを受けて同期動作を行っており、そ
れぞれ個別に表示メモリアドレスを発生しリフレッシュ
メモリ161、162をアクセスする。読み出されたデータは
並列直列変換器171、172で直列信号に変換され、合成回
路18にて重せ合め画像信号が得られる。
〔発明が解決しようとする課題〕
上述の第１図の構成では、２つのメモリバンクを切り替
えて表示するので、２つのメモリバンクには同一の表示
アドレスが供給され、重ね合せを行う２枚の画面は同一
の大きさの画面構成としなければならない。このため、
表示画面の一部にのみ重ね合せを行う場合にも、表示画
面２枚分のメモリ容量が必要となりメモリの利用効率が
悪くなるという問題がある。
また、表示開始アドレスを書き替えて画面移動を行う場
合、それぞれの表示内容を変えずに２枚の画面を独立に
移動することができない。つまり、表示内容を変えずに
２枚の画面を独立に移動するためには、それぞれのリフ
レッシュメモリの移動前とは異なるアドレスに同じ表示
内容の表示データを描画し直す処理が必要になる。従っ
て、処理速度が遅くなるという問題がある。
上述の第２図の構成によると、２枚の表示画面のアドレ
スを独立に制御するため、独立に画面移動を行うことが
できるが、１つのリフレッシュメモリに１つのCRTコン
トローラを必要とするので、部品点数や配線量が多く装
置が大規模になるという問題がある。
また、表示画面の一部にのみ重ね合せを行う場合はリフ
レッシュメモリの容量を小さくできるが、それぞれの画
面に対するメモリが物理的に分離された構成となってい
るため、重ね合せ画面の最大の大きさに合せて設計する
必要がある。従って、第１図の場合と同様に、メモリの
利用効率が悪くなるという問題がある。
本発明の目的は、リフレッシュメモリなどの表示データ
を保持するメモリの利用効率を高め、表示の処理速度の
向上をはかるディスプレイコントローラを提供すること
にある。
また、他の目的は、重ね合せ表示を簡単な構成で行うこ
とのできる図形表示装置を提供することにある。
〔課題を解決するための手段〕
本発明の特徴は、ｎ枚（但し、ｎは２以上の整数）の画
面の表示アドレスに関するアドレス制御情報を保持し、
上記ｎ枚のアドレス制御情報からｎ枚の表示アドレスを
１表示サイクル中にそれぞれ独立に算出する表示プロセ
ッサと、ｎ枚の画面上の表示位置に関するパラメータを
保持し上記パラメータに基づいて１表示サイクル中にｎ
枚の画面表示タイミング信号を独立に生成するタイミン
グプロセッサとを有し、上記タイミングプロセッサから
の上記画面表示タイミング信号に基づいて指定された画
面の上記表示アドレスを選択して上記リフレッシュメモ
リに出力することにある。
また、他の特徴は、ディスプレイ装置に表示するための
表示データを記憶するリフレッシュメモリと、ｎ枚（但
し、ｎは２以上の整数）の画面の表示アドレスに関する
アドレス制御情報を保持し上記ｎ枚のアドレス制御情報
からｎ枚の表示アドレスを１表示サイクル中にそれぞれ
独立に算出する表示プロセッサと、ｎ枚の画面上の表示
位置に関するパラメータを保持し上記パラメータに基づ
いて１表示サイクル中にｎ枚の画面表示タイミング信号
を独立に生成するタイミングプロセッサとを有し、上記
タイミングプロセッサからの上記画面表示タイミング信
号に基づいて指定された画面の上記表示アドレスを選択
して上記リフレッシュメモリに出力するディスプレイコ
ントローラと、上記ディスプレイコントローラから出力
された上記ｎ枚の表示アドレスに対応する上記表示デー
タを上記リフレッシュメモリからそれぞれ読み出し、ｎ
枚の上記表示データを合成するデータ合成部とを有し、
上記ディスプレイ装置に重ね合わせ表示を行うことにあ
る。
〔作用〕
１つのリフレッシュメモリに複数画面の表示データを保
持することができるので、それぞれの画面の最大の表示
容量に応じたメモリ容量にする必要がなく、メモリの利
用効率を高めることができる。
１表示サイクル中に複数の表示画面のそれぞれの表示ア
ドレスを算出する処理と１表示サイクル中に複数の表示
画面のそれぞれの画面表示タイミング信号を生成する処
理とを、それぞれ別のプロセッサ、つまり、表示プロセ
ッサとタイミングプロセッサによって独立して処理を行
なっているので、アドレス算出とタイミング発生とを並
列に処理を行なうことができ処理速度を向上させること
ができる。
さらに、それぞれの画面表示タイミング信号から表示す
べき画面を指定し、それぞれ算出した表示アドレスから
表示すべき画面の表示アドレスを選択してリフレッシュ
メモリに出力できるので、複数画面の表示処理が容易に
行なえ、かつ、表示処理速度を早めることができる。
また、上述の１表示サイクル中に行なわれた処理によっ
て得られた複数画面の表示データを重ね合わせて表示装
置へ出力できるので、重ね合わせの表示処理を１表示サ
イクル中に行なうことができる。
〔実施例〕
以下、画面に基づいて本発明の好適な実施例を詳細に説
明する。
第３図は、本発明に係るディスプレイコントローラを用
いて構成した図形表示装置の一例を示す。
この図形表示装置は、ディスプレイコントローラ31、ク
ロック発生回路32、リフレッシュメモリ33、ラッチ34、
並列直列変換回路171、172、合成回路18から構成され
る。
ディスプレイコントローラ31はCPUのアドレスバス11、
データバス12に接続され種々の制御情報が転送される。
リフレッシュメモリバス3cとCPUバス11、12とは切離さ
れ、CPU側からのアクセスはすべてディスプレイコント
ローラ31を介して行われる。リフレッシュメモリバス3c
はアドレス、データのマルチプレクスバスとなってい
る。
クロック発生回路32は、ドットクロック3a、ディスプレ
イコントローラ31の駆動クロック3b、第１位相のデータ
ロードタイミング3d、第２位相のデータロードタイミン
グ3e等のシステムで用いる各種クロック信号を発生す
る。
合成回路からの出力となるビデオ信号は、表示装置、例
えば、CRTや液晶画面に表示するための信号である。
ここで、２枚（ｎ＝２）の画面の重ね合せを行うモード
では、１表示期間中に２回（ｎ回）のリフレッシュメモ
リへのアクセスが行われ、独立した２枚の画像情報が時
分割にリフレッシュメモリから読み出される。３枚の画
面の場合には、１表示サイクル中に３回のメモリアクセ
スが行われる。４枚以上の場合も同様である。
第４図は図形表示装置の重ね合せ表示のタイムチャート
を示す図である。
この第４図では、16ドットサイクルが１表示サイクルと
なり、１表示サイクル中には２回のメモリアクセスが行
われる。第１位相での読出しデータは第１位相ロードタ
イミング信号3dによってラッチ34に一時記憶される。第
２位相での読出しデータは第２位相ロードタイミング信
号3eで並列直列変換器172にロードされ、この第２位相
ロードタイミング信号と同時にラッチ34の内容が並列直
列変換器171にロードされる。２つの並列直列変換器17
1、172にロードされた表示データは同時に並列データか
ら直列データに変換され、合成回路18にて重ね合せられ
合成ビデオ信号3fが出力される。
第５図はディスプレイコントローラ31の内部構成を示し
た図である。
ディスプレイコントローラ31は、描画プロセッサ51、表
示プロセッサ52、タイミングプロセッサ53、CPUインタ
フェース54、ディスプレイインタフェース55の各ブロッ
クから成る。
描画プロセッサ51は、線や面等の図形発生やCPUとリフ
レッシュメモリ間のデータ転送等を制御するもので、描
画のアドレスを出力しリフレッシュメモリの読み書きを
行う。
表示プロセッサ52はラスタ走査に従って順次表示される
リフレッシュメモリの表示アドレスを出力する。
タイミングプロセッサ53は、CRTの同期信号や表示タイ
ミングや表示と描画の切り替え信号等の各種タイミング
信号を発生する。
CPUインタフェース54は、CPUデータバスとCRTコントロ
ーラ間の同期化等CPUとのインタフェースを司る。
ディスプレイインタフェース55は、表示と描画のアドレ
スの切り替え制御等を含むリフレッシュメモリ及びディ
スプレイ装置とのインタフェースを司る。
このディスプレイコントローラでは、描画、表示、タイ
ミングの３つのプロセッサが機能分散し並列動作するこ
とにより、処理効率を向上している。
さて、第５図において、タイミングプロセッサ53は、デ
ィスプレイインタフェース55を介してクロックを入力
し、ここで表示に必要な各種のタイミング信号を出力す
る。このタイミングプロセッサ53の内部構成の詳細は第
６図に示されており、その説明は後述する。
タイミングプロセッサ53では、水平および垂直の同期信
号、１文字表示期間を示す文字同期信号などの表示に必
要な同期信号が発生されると共に、１表示サイクルをｎ
分割したタイミングで表示アドレスを発生し、リフレッ
シュメモリをアクセスするためのロードタイミング信号
が生成される。このロードタイミング信号の発生されて
いる期間を１メモリサイクルという。
なお、１メモリサイクルをどの程度にするか、言いかえ
ればｎをいくらにするかは、切り替え表示や重ね合せ表
示を行う画面の枚数によって決まる。
タイミングプロセッサ53は、CPU（図示せず）からCPUイ
ンタフェース54を介して送られてくるデータｎを内部の
メモリ（レジスタ）に記憶しておき、このｎに基づいて
それに見合うロードタイミング信号を発生する。もちろ
ん、タイミングプロセッサ53は、この他の同期信号発生
のためのデータ等も同様に内部の夫々のレジスタに記憶
している。
表示プロセッサ52は、タイミングプロセッサ53の発する
表示アドレス発生のロードタイミング信号に同期して表
示アドレスを発生し、これをディスプレイインタフェー
ス55を介してリフレッシュメモリ33（第３図参照）に供
給する。
この表示プロセッサ52の内部構成の詳細は第15図に示さ
れており、その詳細な説明は後述する。
表示プロセッサ52では、ｎ枚の表示アドレスを１表示サ
イクル中に時分割に発生させるため、ｎ枚の表示開始ア
ドレスを記憶しておき、夫々の表示アドレスの発生タイ
ミング信号がタイミングプロセッサ53で発生される毎
に、ｎ枚の夫々の表示アドレスの増分を演算し、この増
分と記憶されている表示開始アドレスとの和として夫々
の表示アドレスを発生させる。発生された夫々の表示ア
ドレスは、後述する重ね合わせ等の動作モードに従って
選択され、ディスプレイインタフェース55を介してリフ
レッシュメモリに出力される。
なお、表示プロセッサ52における演算に必要なデータ
は、CPUインタフェース54を介して内部のメモリまたは
レジスタに記憶しておく。
ｎ組の画面から表示すべき画面を指定して表示する処理
について、ｎ＝２とし、第１画面をベース画面、第２画
面をウィンドウ画面とする場合について、以下に説明す
る。
タイミングプロセッサは、１メモリサイクルを表示すべ
き画面数ｎ＝２に応じて１表示サイクルにｎ（＝２）回
のメモリアクセスを行なうためにロードタイミング信号
を生成する。
このロードタイミング信号は、ｎ＝２であるので、例え
ば、本実施例の第４図に示すように、位相の異なる２つ
のロードタイミング信号（3d,3e）にすることで、１表
示サイクル中に２回のリフレッシュメモリへのメモリア
クセスをすることができる。
勿論、１表示サイクル中に画面の数に対応したメモリア
クセスをするためには、このような画面の数に対応した
ロードタイミング信号を生成するだけでなく、２回のメ
モリアクセスのタイミングをとる１つのロードタイミン
グ信号によってレジスタのラッチタイミングを制御する
ことでも同様の処理が達成される。
ここで、表示プロセッサは、第１位相ロードタイミング
信号によってベース画面の表示データをアクセスするベ
ース画面表示アドレスを出力し、第２位相ロードタイミ
ング信号によってウィンドウ画面の表示データをアクセ
スするウィンドウ画面表示アドレスを出力する。つま
り、このようなロードタイミング信号によるタイミング
でｎ組の画面の表示アドレスを１表示サイクル中に時分
割に出力する。
また、表示プロセッサによる表示アドレスの算出は、ベ
ース画面、ウィンドウ画面のそれぞれについて、例え
ば、第15図の各レジスタに示されるように、表示開始ア
ドレス、ラスタ先頭の表示アドレス、現在の表示アドレ
ス及び表示アドレスの更新のためのアドレス増分値また
はアドレス減分値などのアドレス制御情報によって算出
される。つまり、表示プロセッサは上述のロードタイミ
ング信号（3d、3e）とは異なるタイミング信号φ（但し
タイミングの期間は同じでもよい）に基づいて、１表示
サイクル中にベース画面とウィンドウ画面のそれぞれの
表示アドレスを独立に算出する。
また、タイミングプロセッサは、第10図に示す画面の水
平方向及び垂直方向のそれぞれについて、ベース画面開
始位置、ウィンドウ画面開始位置、ベース画面幅及びウ
ィンドウ画面幅などの表示位置に関するパラメータによ
って、それぞれの画面ごとに画面表示タイミング信号を
生成する。つまり、タイミングプロセッサは上述のロー
ドタイミング信号（3d、3e）とは異なるタイミング信号
φ（但しタイミングの期間は同じでもよい）に基づい
て、１表示サイクル中にベース画面とウィンドウ画面の
それぞれの画面表示タイミング信号を独立に生成する。
第５図に示すように、タイミングプロセッサから表示プ
ロセッサへこれらの画面表示タイミング信号を出力する
ことによって、表示すべき画面を指定する。
表示プロセッサは、指定された画面を表示するために、
算出されたベース画面とウィンドウ画面の表示アドレス
から指定される表示すべき画面の表示アドレスを選択す
る。
選択された表示アドレスは、リフレッシュメモリに出力
され、表示アドレスに対応する表示データCRT等へ出力
される。
描画プロセッサ51は、リフレッシュメモリに表示すべき
情報を生成して書き込んだり、画像データを読み出して
演算処理して書き込んだりする処理、いわゆる描画処理
において使用されるが、複数画面の表示及び重ね合せ
（多重）表示とは直接の関係はないのでその詳細な説明
は省略する。
第６図は、上述のタイミングプロセッサ53の詳細な構成
を示す図である。
タイミングプロセッサ53は、制御部61、マイクロ命令デ
コーダ62、演算部63から成る。
更に、制御部61は、水平エントリアドレスポインタ610
1、マイクロプログラムアドレスレジスタ6102、マイク
ロプログラムメモリ（ROMで構成）6103、マイクロ命令
レジスタ6104、レジスタ6105、6106、6107、垂直エント
リアドレスポインタ6108、レジスタ6109、6110、6111、
6112から成る。
また、演算部63は、CPUから転送される制御データを記
憶するデータRAM6301、ワークレジスタ6302、演算器（A
U）6303、水平系のタイミングをカウントし水平同期信
号を生成する水平カウンタ6304、垂直系のラスタタイミ
ングをカウントし垂直同期信号を生成する垂直カウンタ
6305、バス6306、6307から成る。
マイクロ命令デコーダ62の詳細は後述する。
第７図は、第６図に示すタイミングプロセッサ内の各種
のタイミング信号の生成に関するタイムチャートを示
す。
なお、本実施例において、アルファベット記号の２番目
の文字がＢであるのは、ベース画面を意味し、Ｗである
のはウィンドウ画面を意味する。
タイミングプロセッサがｎ画面分の画面表示タイミング
信号等を生成するための基準となるタイミング信号φ
は、この実施例では第１位相φ１と第２位相φ２であ
る。
垂直同期信号の開始点では、レジスタ6109は垂直エント
リアドレスポインタによって、第１位相では初期値Ａ
（VB1）、第２位相ではＡ（VW1）に初期化される。この
第１位相、第２位相の垂直アドレスは、レジスタ6109、
6110、6111、6112の閉ループによって記憶される。
また、水平同期の開始点では、水平エントリアドレスポ
インタ6101によって、マイクロプログラムアドレスレジ
スタ6102は第１位相では水平ベース画面マイクロプログ
ラムアドレス（HB1）、第２位相では水平ウィンドウ画
面マイクロプログラムアドレスＡ（HW1）に初期化され
る。その後水平同期信号（HSYNC）の立下りに同期して
マイクロプログラム動作が開始され、マイクロプログラ
ムアドレスレジスタ6102の指定に従って、マイクロプロ
グラムメモリ6103から対応するマイクロ命令が読み出さ
れマイクロ命令レジスタ6104に格納される。読み出され
たマイクロ命令はマイクロ命令デコーダ62にてデコード
され、演算部63に対し各種制御信号を供給する。
一方、マイクロ命令の一部は次のマイクロプログラムア
ドレスとして一時記憶レジスタ6106に記憶される。マイ
クロプログラムアドレスの１ビットは、水平サイクルの
マイクロプログラムアドレスであるか垂直サイクルのマ
イクロプログラムアドレスであるかを示すビットであ
り、このビットはレジスタ6105を介してレジスタ6106の
１ビットに戻される。
一方、第１位相の次のマイクロプログラムアドレスがレ
ジスタ6106に取り込まれるタイミングで、第２位相のマ
イクロプログラムアドレスがマイクロプログラムアドレ
スレジスタ6102に転送され、対応するマイクロ命令が読
み出され実行される。
レジスタ6106に記憶された次のマイクロプログラムアド
レスは、レジスタ6107を介してマイクロプログラムアド
レスレジスタ6102に送られる。このようにして、第１位
相のマイクロプログラムと第２位相のマイクロプログラ
ムが順次交互に実行される。
つまり、１表示サイクル中に第１位相と第２位相のタイ
ミング信号が出力され、ベース画面とウィンドウ画面の
水平サイクルの画面表示タイミング信号が独立に生成さ
れる。
また、垂直サイクルのマイクロプログラムを実行する場
合には、マイクロ命令からの指定によりマイクロプログ
ラムアドレスレジスタ6102とレジスタ6109の入力が切り
替えられる。すなわち、レジスタ6109〜6112に記憶され
た垂直ベース画面マイクロプログラムアドレスＡ（VB
n）、垂直ウィンドウ画面マイクロプログラムアドレス
Ａ（VWn）が、第１位相、第２位相の１サイクルの間で
順次マイクロプログラムアドレスレジスタ6102に送ら
れ、同時に次の水平ベース画面マイクロプログラムアド
レスＡ（HBm＋１）、次の水平ウィンドウ画面マイクロ
プログラムアドレスＡ（HWm＋１）は順次レジスタ6109
に送られ、レジスタ6109〜6112のループに記憶される。
つまり、１表示サイクル中に第１位相と第２位相のタイ
ミング信号が出力され、ベース画面とウィンドウ画面の
垂直サイクルの画面表示タイミング信号が独立に生成さ
れる。
この結果、水平の第１位相、第２位相、及び垂直の第１
位相、第２位相の計４相のタイミングによって、独立な
マイクロプログラムを時分割に実行することができる。
第８図は、マイクロ命令の形式の一例を示した図であ
る。語長は21ビットでビット19で選択される２つの形式
＃０、＃１がある。ビット20（HV）は水平マイクロプロ
グラムアドレスと垂直マイクロプログラムアドレスの切
り替えを制御するビット（またはフィールドという）で
ある。ビット18〜10は２つのマイクロ命令で機能が異な
る。
＃０のマイクロ命令はワークレジスタ6302に対する演算
を制御する。すなわち、ソースレジスタビットＳ−REG
で指定されるレジスタからデータを読み出し、演算ビッ
トAUFで指定される演算を行い、ディストネーションレ
ジスタビットＤ−REGで指定されるレジスタに結果を書
き込む。
＃１のマイクロ命令はデータRAM6301とワークレジスタ6
302及び水平、垂直カウンタ6304、6305の間のデータ転
送を制御する。すなわち、読みだし書き込みビットR/W
は読み出し処理か書き込み処理かを指定し、ラムビット
RAMは処理すべきRAMを指定し、レジスタビットREGは処
理すべきレジスタを指定するビットである。
共通ビットであるビット９〜５のフラグビットFLAGは演
算器AUやカウンタ類から出力されるフラグ情報の制御と
条件分岐の制御を指定する。ビット４〜０の次マイクロ
プログラムアドレスビットADFは次のマイクロプログラ
ムアドレスを制御するビットである。
第９図は、マイクロ命令デコーダ62の詳細を示す図であ
る。
マイクロ命令レジスタ6104に一時記憶されたマイクロ命
令は制御レジスタ6201を介して各フィールドのデコーダ
6202〜6207に送られる。
RAMアドレスデコーダ6202は＃１マイクロ命令のRAMフィ
ールドをデコードしRAMのワード選択信号を生成する。
読み出しレジスタデコーダ6203は＃０マイクロ命令のＳ
−REGフィールドをデコードし、バス6307への読み出し
レジスタを選択する信号を出力する。
書き込みレジスタデコーダ6204は＃０マイクロ命令のＤ
−REGフィールド及び＃１マイクロ命令のREGフィールド
をデコードしバス6306からの書き込みレジスタ選択信号
を出力する。水平、垂直カウンタからデータRAM6301へ
の転送時にもREGフィールドによってバス6306への読み
出しが制御される。
ファンクションデコーダ6205は＃０マイクロ命令のAUF
フィールドをデコードし、演算器（AU）6303の演算モー
ドを制御する。
多件分岐デコーダ6206はマイクロ命令のFLAGフィールド
の指定に応じてフラグレジスタの状態を判定し、レジス
タ6106からレジスタ6107に転送されるアドレスの最下位
ビットを制御し条件分岐を可能にする。
フラグレジスタ6207は演算器（AU）6303やカウンタ630
4、6305から出力されるフラグ情報を、マイクロ命令の
指定に従って一時記憶するものである。フラグレジスタ
には、水平同期信号（HSYNC）、垂直同期信号（VSYN
C）、水平ベース画面表示タイミング（HBDISP）、垂直
ベース画面表示タイミング（VBDISP）、水平ウインドウ
画面表示タイミング（HWDISP）、垂直ウインドウ画面表
示タイミング（VWDISP）などの情報が保持され、出力さ
れる。
第10図はディスプレイコントローラ31の制御する画面構
成例を示す。ベース画面とウインドウ画面の２枚の独立
な画面を合成して表示できる。２枚の画面は独立に大き
さ、表示位置を設定できる。各パラメータの意味は次の
通りである。
（１）水平同期サイクル（HC）：水平同期信号（HSYN
C）のサイクル数である。
（２）水平同期信号パルス幅（HSW）:CRT装置を駆動す
る水平同期信号（HSYNC）のパルス幅である。
（３）水平ベース画面開始位置（HBS）：水平同期信号
（HSYNC）の立下りから水平ベース画面表示信号（HBDIS
P）の立上りまでの時間である。
（４）水平ベース画面幅（HBW）：ベース画面の水平
幅、すなわち水平ベース画面表示信号（HBDISP）の“1"
の期間のパルス幅である。
（５）水平ウインドウ画面開始位置（HWS）：水平同期
信号の立下りから水平ウインドウ画面表示信号（HWDIS
P）の立上りまでの期間である。
（６）水平ウインドウ画面（HWW）：ウインドウ画面の
水平幅、すなわち水平ウインドウ画面表示信号（HWDIS
P）の“1"の期間のパルス幅である。
（７）垂直同期サイクル（VC）：垂直同期信号（VSYN
C）のサイクル数である。
（８）垂直同期信号パルス幅（VSW）:CRT装置を駆動す
る垂直同期信号（VSYNC）のパルス幅である。
（９）垂直ベース画面開始位置（VBS）：垂直同期信号
（VSYNC）の立下りから垂直ウインドウ画面表示信号（V
BDISP）の立上りまでの時間である。
（10）垂直ベース画面幅（VBW）：ベース画面の垂直
幅、すなわち垂直ベース画面表示信号（VBDISP）の“1"
の期間パルス幅である。
（11）垂直ウインドウ画面開始位置（VWS）：垂直同期
信号の立下りから垂直ウインドウ画面表示信号（VWDIS
P）の立上りまでの期間である。
（12）垂直ウインドウ画面幅（VWW）：ウインドウ画面
の垂直幅、すなわち垂直ウインドウ画面表示信号（VWDI
SP）の“1"の期間のパルス幅である。
以上の各パラメータ値の設定に従って、第５図に示すタ
イミングプロセッサ53では、各種タイミング信号（HSYN
C、HBDISP、HWDISP、VSYNC、VBDISP、VWDISP等）を発生
する。表示プロセッサ52はこのタイミング信号を参照し
て処理を進める。
第11図〜第14図はタイミングプロセッサ53のマイクロプ
ログラム処理フローの１例を示したものである。
第11図は水平第１位相のマイクロプログラムを示してい
る。１ラスタの開始点ではHBDISPフラグ“0"にされ、第
１ラスタ（フレームの最初のラスタ）であるかどうかが
チェックされる。第１ラスタの場合には、垂直関係のパ
ラメータ（VBS、VBW、VWS、VWW）をデータRAM6301から
ワークレジスタ6302に転送しそのラスタの処理を終え
る。第１ラスタ以外のラスタの場合には、最初に水平制
御のパラメータ（HBS、HBW、HWS、HWW）をそれぞれ対応
するワークレジスタT0〜T3にロードする。次に、T0を
“0"になるまで順次減算し、“0"になるとHBDISPフラグ
を“1"にする。その後、T1を“0"になるまで順次減算
し、“0"になったらHBDISPフラグを“0"にする。最後に
垂直処理に切り替えて１ラスタの処理を終える。
第12図は、水平第２位相のマイクロプログラムを示して
おり、データRAMのロードを行わない点を除いて、第11
図の場合と同様である。
同様に、第13図、第14図は、それぞれ、垂直第１位相及
び垂直第２位相のマイクロプログラム処理を示す。垂直
の処理は、１ラスタに１回だけワークレジスタの減算と
“0"検出処理が行われる。
以上のようにして、１個の演算器を４組のマイクロプロ
グラムで時分割に使用し、４つのタイミング信号HBDIS
P、HWDISP、VBDISP、VWDISPを生成できる。
第15図は上述の第５図における表示プロセッサ52の詳細
な構成を示す図である。
制御部151、マイクロ命令デコーダ152、演算部153から
成る。制御部151は、エントリアドレスポインタ1511、
マイクロプログラムアドレスレジスタ1512、マイクロプ
ログラムメモリ（ROMで構成）1513、マイクロ命令レジ
スタ1514、一時記憶レジスタ1515、1516から成る。
更に演算部153は、CPU側からCPUインタフェースを介し
て直接アクセスされ、ベース画面（第１画面）とウイン
ドウ画面（第２画面）の表示開始アドレス（BSA、WSA）
等の制御情報を記憶するデータRAM1531、１ラスタの先
頭での表示アドレス（BRS、WRS）を記憶するワークレジ
スタ1532、現在の表示アドレス（ALM、ALS）を記憶する
レジスタ1533、１ラスタごとの表示アドレスの増分値
（BMW、WMW）を記憶するレジスタ1534、演算器（AU）15
35、メモリアドレスレジスタ（MAR）1536、Ｘバス153
7、Ｙバス1538、Ｚバス1539から成る。
第16図は、第15図の表示プロセッサ内の信号のタイムチ
ャートを示す。
表示プロセッサがｎ画面分の表示アドレスを算出するた
めの基準となるタイミング信号φは、この実施例では第
１位相φ１と第２位相φ２である。
水平同期信号（HSYNC）によってマイクロプログラムア
ドレスレジスタ1512はエントリアドレスポインタ1511の
内容に初期化される。
水平同期信号（HSYNC）の立下り以降は、第１位相と第
２位相のタイミング信号によって、ベース画面とウィン
ドウ画面の表示アドレスを算出するためのマイクロプロ
グラムがこの制御部151から出力される。
つまり、マイクロプログラムアドレスレジスタ1512によ
ってマイクロプログラムROM1513がアクセスされ、読み
出された出力はマイクロ命令レジスタ1514に一時記憶さ
れる。このマイクロ命令はマイクロ命令デコーダ152に
てデコードされ、演算部153に対し各種制御信号を供給
する。
さらに、マイクロ命令の１部は一時記憶レジスタ1515、
1516に戻され、この内容は次のマイクロ命令のアドレス
となる。このようにしてエントリアドレスポインタによ
って初期化されたベース画面マイクロプログラムアドレ
スＡ（B1）、ウィンドウ画面表示マイクロプログラムア
ドレスＡ（W1）を開始点とするマイクロプログラムが順
次交互に実行される。
このようにして、演算部153は制御され、１表示サイク
ル中にｎ画面分の表示アドレスを算出することができ
る。
第17図は表示プロセッサのマイクロ命令形式を示す。語
長は28ビットでビット27で選択される２つの形式＃０、
＃１がある。＃０マイクロ命令はレジスタ間の演算を制
御する。また、＃１マイクロ命令は、データRAMと各レ
ジスタ間のデータ転送を制御する。
第18図はマイクロ命令デコーダ152の詳細を示す。第９
図に示すタイミングプロセッサのマイクロ命令デコーダ
62と同様の各デコーダユニットから成る。条件分岐はタ
イミングプロセッサから供給される同期タイミング信号
を参照して制御される。
第21図、第22図は表示プロセッサでの表示アドレスの算
出のためのマイクロプログラムの処理フローの１例を示
したもので、それぞれ第１位相、第２位相の処理フロー
である。
以下、第21図を例に説明を加える。
水平同期信号の立ち下り後では、まずVBDISP信号が“1"
かどうかを調べ、“0"の場合はそのラスタでは何も行わ
ず終了する。“1"の場合には、次に、ベース画面のその
ラスタでの先頭アドレス（BRS）を現在の表示アドレス
を管理するレジスタ（ALM、ALS）に送り、その後BRSに
１ラスタごとの増分値（BMW）を加え、次のラスタの先
頭アドレスとしてBRSに記憶する。
次に、ベース画面の表示開始点（HBDISP＝“1"）までは
待ちサイクルとなり、表示開始点に達するとALSをメモ
リアドレスレジスタ（MAR）に転送し、ALSの内容は＋１
する。以下、水平同期信号の立ち上りに達するまではこ
の処理を繰返し、順次メモリアドレスを出力する。第22
図の場合にも同様の処理が行われる。
このようにして、この実施例では独立な２系統のマイク
ロプログラムが交互に処理される結果、２系統の表示ア
ドレスの更新演算を効率良く行い得る。
以上から、タイミングプロセッサでは１表示サイクル中
にｎ画面のタイミング信号が時分割に独立に生成され、
表示プロセッサでは１表示サイクル中にｎ画面の表示ア
ドレスが時分割に独立に算出される。
次に、タイミングプロセッサのロードタイミング信号に
基づいて表示プロセッサで生成されたｎ個の表示アドレ
スからリフレッシュメモリをアクセスするための表示
（メモリ）アドレスを選択する処理について、以下に説
明する。
第19図（Ａ）〜（Ｃ）は、表示プロセッサ52の制御する
３種の動作モードを示している。各モードに応じて、デ
ィスプレイインタフェース55で、ベース画面の表示（メ
モリ）アドレス（Ｂ）、ウインドウ画面の表示（メモ
リ）アドレス（Ｗ）、及び描画（メモリ）アドレス（図
の斜線部）が適宜切り替えて出力される。
なお、ここでいう表示サイクルとはディスプレイへの表
示期間をいい、メモリサイクルとはリフレッシュメモリ
へのアクセスの期間をいう。
（ａ）シングルアクセスモード（第19図（Ａ）） １表示サイクルに１つの表示アドレスを出力しリフレッ
シュメモリを１回アクセスする（１メモリサイクル）処
理するモードである。つまり、表示サイクルとメモリサ
イクルとを等しくし、上述のｎ画面分の表示アドレスか
ら指定された画面の表示アドレスを選択して、１表示サ
イクル中に１回のリフレッシュメモリへのアクセスを行
なうモードである。
このモードでは１つのロードタイミング信号によって、
選択された表示アドレスをリフレッシュメモリに出力す
る。
そのために、表示画面上の表示領域によって、ｎ個の表
示アドレスから表示すべき画面の表示アドレスを選択す
る。つまり、ウインドウ外部のベース画面領域では第１
位相φ１で計算されたベース画面の表示（メモリ）アド
レス（Ｂ）を選択して出力し、ウインドウ内部では第２
位相φ２で計算されたウインドウ画面の表示（メモリ）
アドレス（Ｗ）を選択して出力するように切り替え制御
する。
このモードでは１メモリサイクルを１表示サイクルに等
しくするため、メモリの速度やシステム構成のための部
品点数などは従来型のCRTコントローラを用いる場合と
同一でありながら、独立した２枚の画面情報を種々合成
して表示できる。
このｎ枚の画面の表示アドレスの切り替えのタイミング
は、タイミングプロセッサ53で生成された画面表示タイ
ミング信号に基づいて制御される。また、このモードで
は表示期間以外の時間（図の斜線部）は表示処理以外の
描画処理に利用される。
（ｂ）ダブルアクセス非重ね合せモード（第19図
（Ｂ）） １表示サイクル中に２回のリフレッシュメモリへのアク
セスを表示処理と描画処理とでそれぞれ行うモードであ
る。つまり、上述のｎ画面分の表示アドレスから指定さ
れた画面の表示アドレスを選択して表示すべき画面の表
示アドレスによってリフレッシュメモリをアクセスする
表示処理と描画アドレスによってリフレッシュメモリを
アクセスする描画処理とを１表示サイクル中に行なうモ
ードである。
このモードでは２つのロードタイミング信号、つまり、
第１位相ロードタイミング信号と第２位相ロードタイミ
ング信号によって、表示処理と描画処理とを１表示サイ
クル中に切り替えて処理する。
表示処理において、表示画面上の表示領域によって、ｎ
個の表示アドレスから表示すべき画面の表示アドレスを
選択する。つまり、ウインドウ外部のベース画面領域で
は第１位相φ１で計算されたベース画面の表示（メモ
リ）アドレス（Ｂ）を選択して出力し、ウインドウ内部
では第２位相φ２で計算されたウインドウ画面の表示
（メモリ）アドレス（Ｗ）を選択して出力するように切
り替え制御する。このモードを用いると表示期間以外の
時間に加えて表示期間中にも描画のためのメモリアクセ
ス時間（図の斜線部）が確保できるため、描画処理の高
速化に効果がある。
（ｃ）ダブルアクセス重ね合せモード（第19図（Ｃ）） 表示処理のために１表示サイクル中にｎ＝２回のリフレ
ッシュメモリへのアクセスを行うモードである。
ここでは、２つのロードタイミング信号、つまり、第１
位相ロードタイミング信号と第２位相ロードタイミング
信号によって、ベース画面の表示処理とウィンドウ画面
表示処理とを１表示サイクル中に切り替えて処理する。
ベース画面の表示領域内部で、かつ、ウィンドウ画面の
表示領域内部では、つまり、ベース画面とウィンドウ画
面の重なる領域では、１回目のリフレッシュメモリへの
アクセスとして第１位相ロードタイミング信号によって
第１位相φ１のマイクロプログラムで計算された表示
（メモリ）アドレス（Ｂ）を選択して出力し、２回目の
リフレッシュメモリへのアクセスとして第２位相ロード
タイミング信号によって第２位相のマイクロプログラム
で計算された表示（メモリ）アドレス（Ｗ）を選択して
出力する。
この結果、２枚の画面が重なる領域では１表示サイクル
中２回の表示処理のためのリフレッシュメモリへのアク
セスが行われるため、読み出された独立な２枚分の画面
情報を外部回路で合成することにより重ね合せ表示が可
能となる。
ベース画面表示領域内であってウインドウ画面表示領域
外部であるとき、つまり、２枚のが面が重ならない場合
の２回目のメモリサイクル（図の斜線部）は描画用サイ
クルとして利用される。
第20図は、表示画面とメモリ空間の対応を示す。図に示
すようにベース画面とウインドウ画面の表示データは同
一のアドレス空間に任意の大きさで設定できる。このた
め、画面構成の自由度が高くメモリ効率もよい。
上述した実施例で示すディスプレイコントローラを用い
たディスプレイ装置では、リフレッシュメモリのメモリ
効率を良くした重ね合せ表示とすることも可能であり、
また画面構成の自由度の高い重ね合せ表示も実現でき
る。
〔発明の効果〕
以上詳細に説明したように、本発明によれば、表示情報
を保持するメモリの使用効率を向上させ、表示のための
処理速度を向上させるディスプレイコントローラを提供
することができる。
さらに、１表示サイクル中に重ね合せ表示を行うことが
できる図形表示装置を提供できる。
【図面の簡単な説明】
第１図、第２図は従来の図形表示装置の構成図を、第３
図は本発明に基づくディスプレイコントローラを使用し
た図形表示装置の構成図を、第４図はその動作タイムチ
ャートを、第５図はディスプレイコントローラの内部構
成図を、第６図はタイミングプロセッサの構成図を、第
７図はタイミングプロセッサの動作タイムチャートを、
第８図はそのマイクロ命令形式の一例を、第９図はその
マイクロ命令デコーダの詳細構成図を、第10図は表示画
面の構成例を、第11図、第12図、第13図、第14図はタイ
ミングプロセッサの処理フローの例を、第15図は表示プ
ロセッサの構成図を、第16図は表示プロセッサの動作タ
イムチャートを、第17図はそのマイクロ命令形式の一例
を、第18図はそのマイクロ命令デコーダの詳細構成図
を、第19図（Ａ）〜（Ｃ）は表示の動作モードを説明す
る図を、第20図は表示アドレスの関係を説明する図を、
第21図、第22図は表示プロセッサの処理フローの例を示
す図を、それぞれ示す。 31……ディスプレイコントローラ、32……クロック発生
回路、33……リフレッシュメモリ、34……ラッチ、51…
…描画プロセッサ、52……表示プロセッサ、53……タイ
ミングプロセッサ、54……CPUインターフェース、55…
…ディスプレイインターフェース。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 武田 博 東京都小平市上水本町1450番地 株式会社 日立製作所武蔵工場内 (56)参考文献 特開 昭56−167190（ＪＰ，Ａ) 特開 昭55−943（ＪＰ，Ａ)

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】表示装置を記憶するリフレッシュメモリを
    用いて走査型のディスプレイ装置の表示制御を行うディ
    スプレイコントローラにおいて、 ｎ枚（但し、ｎは２以上の整数）の画面上の表示位置に
    関するパラメータを保持し、上記パラメータに基づいて
    １表示サイクル中にｎ枚の画面表示タイミング信号を独
    立に生成するタイミングプロセッサと、 ｎ枚の画面の表示アドレスに関するアドレス制御情報を
    保持し、上記ｎ枚のアドレス制御情報からｎ枚の表示ア
    ドレスを１表示サイクル中にそれぞれ独立に算出し、上
    記タイミングプロセッサからの上記画面表示タイミング
    信号に基づいて指定された画面の上記表示アドレスを選
    択して上記リフレッシュメモリに出力する表示プロセッ
    サとを有することを特徴とするディスプレイコントロー
    ラ。
  2. 【請求項２】特許請求の範囲第１項において、 上記タイミングプロセッサは、上記画面表示タイミング
    信号を生成するためのタイミングマイクロ命令を１表示
    サイクル中にｎ回読み出すタイミング制御部と、読み出
    された上記タイミングマイクロ命令をデコードするタイ
    ミングマイクロ命令デコーダと、デコードされた上記タ
    イミングマイクロ命令の内容に基づいて上記パラメータ
    を用いてｎ枚の上記画面表示タイミング信号を独立に生
    成するタイミング演算部とを有することを特徴とするデ
    ィスプレイコントローラ。
  3. 【請求項３】特許請求の範囲第１項において、 上記表示プロセッサは、上記表示アドレスを生成するた
    めの表示マイクロ命令を１表示サイクル中にｎ回読み出
    す表示制御部と、読み出された上記表示マイクロ命令を
    デコードする表示マイクロ命令デコーダと、デコードさ
    れた上記表示マイクロ命令の内容に基づいて上記アドレ
    ス制御情報を用いて上記ｎ枚の表示アドレスを独立に生
    成し、生成された上記ｎ枚の表示アドレスの中で、上記
    タイミングプロセッサからの上記画面表示タイミング信
    号に基づいて指定された画面の表示アドレスを上記リフ
    レッシュメモリに出力する表示演算部とを有することを
    特徴とするディスプレイコントローラ。
  4. 【請求項４】特許請求の範囲第１項又は第２項におい
    て、 上記画面の表示位置に関するパラメータは、少なくとも
    画面表示開始位置情報と、画面表示幅情報であることを
    特徴とするディスプレイコントローラ。
  5. 【請求項５】特許請求の範囲第４項において、 上記画面表示開始位置情報と上記画面表示幅情報は、画
    面の水平方向と垂直方向のデータであることを特徴とす
    るディスプレイコントローラ。
  6. 【請求項６】特許請求の範囲第１項又は第３項におい
    て、 上記アドレス制御情報は、少なくとも表示開始アドレス
    であることを特徴とするディスプレイコントローラ。
  7. 【請求項７】特許請求の範囲第１項、第３項又は第６項
    において、 上記アドレス制御情報は、少なくとも１ラスタの先頭表
    示アドレス、現在の表示アドレス又は１ラスタ毎の表示
    アドレスの増分値とを含むことを特徴とするディスプレ
    イコントローラ。
  8. 【請求項８】特許請求の範囲第１項又は第２項におい
    て、 上記タイミングプロセッサは、ｎ枚の画面の各々の上記
    画面表示開始位置情報と上記画面表示幅情報からｎ枚の
    画面のそれぞれの表示位置及び表示領域の大きさを算出
    し、ｎ枚の画面のそれぞれの表示アドレスを出力するた
    めの上記ｎ枚の画面表示タイミング信号を独立に生成す
    ることを特徴とするディスプレイコントローラ。
  9. 【請求項９】特許請求の範囲第１項又は第３項におい
    て、 上記表示プロセッサは、ｎ枚の画面の各々の上記表示開
    始アドレスと上記１ラスタの先頭表示アドレスと上記１
    ラスタ毎の表示アドレスの増分値と上記現在の表示アド
    レスとから表示アドレスを算出することを特徴とするデ
    ィスプレイコントローラ。
  10. 【請求項１０】走査型のディスプレイ装置に表示データ
    を出力する図形表示装置において、 上記ディスプレイ装置に表示するための上記表示データ
    を記憶するリフレッシュメモリと、 ｎ枚（但し、ｎは２以上の整数）の画面上の表示位置に
    関するパラメータを保持し、上記パラメータに基づいて
    １表示サイクル中にｎ枚の画面表示タイミング信号を独
    立に生成するタイミングプロセッサと、ｎ枚の画面の表
    示アドレスに関するアドレス制御情報を保持し、上記ｎ
    枚のアドレス制御情報からｎ枚の表示アドレスを１表示
    サイクル中にそれぞれ独立に算出し、上記タイミングプ
    ロセッサからの上記画面表示タイミング信号に基づいて
    指定された画面の上記表示アドレスを選択して上記リフ
    レッシュメモリに出力する表示プロセッサとを有するデ
    ィスプレイコントローラと、 上記ディスプレイコントローラから出力された上記ｎ枚
    の表示アドレスに対応する上記表示データを上記リフレ
    ッシュメモリからそれぞれ読み出し、ｎ枚の上記表示デ
    ータを合成するデータ合成部とを有し、 上記ディスプレイ装置に重ね合わせ表示を行うことを特
    徴とする図形表示装置。
  11. 【請求項１１】特許請求の範囲第10項において、 上記タイミングプロセッサは、上記画面表示タイミング
    信号を生成するためのタイミングマイクロ命令を１表示
    サイクル中にｎ回読み出すタイミング制御部と、読み出
    された上記タイミングマイクロ命令をデコードするタイ
    ミングマイクロ命令デコーダと、デコードされた上記タ
    イミングマイクロ命令の内容に基づいて上記パラメータ
    を用いてｎ枚の上記画面表示タイミング信号を独立に生
    成するタイミング演算部とを有することを特徴とする図
    形表示装置。
  12. 【請求項１２】特許請求の範囲第10項において、 上記表示プロセッサは、上記表示アドレスを生成するた
    めの表示マイクロ命令を１表示サイクル中にｎ回読み出
    す表示制御部と、読み出された上記表示マイクロ命令を
    デコードする表示マイクロ命令デコーダと、デコードさ
    れた上記表示マイクロ命令の内容に基づいて上記アドレ
    ス制御情報を用いて上記ｎ枚の表示アドレスを独立に生
    成し、生成された上記ｎ枚の表示アドレスの中で、上記
    タイミングプロセッサからのｎ枚画面表示タイミング信
    号に基づいて指定された画面の表示アドレスを上記リフ
    レッシュメモリに出力する表示演算部とを有することを
    特徴とする図形表示装置。
  13. 【請求項１３】特許請求の範囲第10項又は第11項におい
    て、 上記画面の表示位置に関するパラメータは、少なくとも
    画面表示開始位置情報と画面表示幅情報であることを特
    徴とする図形表示装置。
  14. 【請求項１４】特許請求の範囲第13項において、 上記画面表示開始位置情報と上記画面表示幅情報は、画
    面の水平方向と垂直方向のデータであることを特徴とす
    る図形表示装置。
  15. 【請求項１５】特許請求の範囲第10項又は第12項におい
    て、 上記アドレス制御情報は、少なくとも表示開始アドレス
    であることを特徴とする図形表示装置。
  16. 【請求項１６】特許請求の範囲第10項、第12項又は第15
    項において、 上記アドレス制御情報は、少なくとも１ラスタの先頭表
    示アドレス、現在の表示アドレス又は１ラスタ毎の表示
    アドレスの増分値とを含むことを特徴とする図形表示装
    置。
  17. 【請求項１７】特許請求の範囲第10項又は第11項におい
    て、 上記タイミングプロセッサは、ｎ枚の画面の各々の上記
    画面表示開始位置情報と上記画面表示幅情報からｎ枚の
    画面のそれぞれの表示位置及び表示領域の大きさを算出
    し、ｎ枚の画面のそれぞれの表示アドレスを出力するた
    めの上記ｎ枚の画面表示タイミング信号を独立に生成す
    ることを特徴とする図形表示装置。
  18. 【請求項１８】特許請求の範囲第10項又は第12項におい
    て、 上記表示プロセッサは、ｎ枚の画面の各々の上記表示開
    始アドレスと上記１ラスタの先頭表示アドレスと上記１
    ラスタ毎の表示アドレスの増分値と上記現在の表示アド
    レスとから表示アドレスを算出することを特徴とする図
    形表示装置。
  19. 【請求項１９】特許請求の範囲第10項において、 上記データ合成部は、上記リフレッシュメモリから時分
    割に出力される（ｎ−１）番目までの表示データを保持
    し、ｎ番目の表示データの出力と同期をとって出力する
    （ｎ−１）個のラッチ回路と、上記ラッチ回路から出力
    される（ｎ−１）番目までの表示データと上記リフレッ
    シュメモリから出力されるｎ番目の表示データとを同期
    を取って並列データから直列データにそれぞれ変換する
    ｎ個の並列直列変換器と、上記変換された複数の表示デ
    ータを合成する合成回路とを有することを特徴とする図
    形表示装置。
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH079569B2 (ja) * 1983-07-01 1995-02-01 株式会社日立製作所 ディスプレイコントローラ及びそれを用いた図形表示装置
US4757443A (en) * 1984-06-25 1988-07-12 Data General Corp. Data processing system with unified I/O control and adapted for display of graphics
JPH0746308B2 (ja) * 1985-07-24 1995-05-17 株式会社日立製作所 表示制御装置およびマイクロコンピュータ・システム
US5053989A (en) * 1986-08-27 1991-10-01 Minolta Camera Kabushiki Kaisha Digital image processing apparatus having a microprogram controller for reading microinstructions during a vacant period of the image processing circuit
US4941107A (en) * 1986-11-17 1990-07-10 Kabushiki Kaisha Toshiba Image data processing apparatus
DE3702220A1 (de) * 1987-01-26 1988-08-04 Pietzsch Ibp Gmbh Verfahren und einrichtung zur darstellung eines gesamtbildes auf einem bildschirm eines bildschirmgeraetes
JPS63201791A (ja) * 1987-02-12 1988-08-19 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン 処理システム
US5319786A (en) * 1987-05-20 1994-06-07 Hudson Soft Co., Ltd. Apparatus for controlling a scanning type video display to be divided into plural display regions
JPH0736162B2 (ja) * 1988-04-18 1995-04-19 株式会社日立製作所 図形処理装置
USRE39529E1 (en) * 1988-04-18 2007-03-27 Renesas Technology Corp. Graphic processing apparatus utilizing improved data transfer to reduce memory size
JP2734627B2 (ja) * 1989-04-28 1998-04-02 横河電機株式会社 バスマスター装置
US5047958A (en) * 1989-06-15 1991-09-10 Digital Equipment Corporation Linear address conversion
US5404437A (en) * 1992-11-10 1995-04-04 Sigma Designs, Inc. Mixing of computer graphics and animation sequences
US5598576A (en) * 1994-03-30 1997-01-28 Sigma Designs, Incorporated Audio output device having digital signal processor for responding to commands issued by processor by emulating designated functions according to common command interface
US5515107A (en) * 1994-03-30 1996-05-07 Sigma Designs, Incorporated Method of encoding a stream of motion picture data
US5528309A (en) 1994-06-28 1996-06-18 Sigma Designs, Incorporated Analog video chromakey mixer
US6124897A (en) * 1996-09-30 2000-09-26 Sigma Designs, Inc. Method and apparatus for automatic calibration of analog video chromakey mixer
US5790881A (en) * 1995-02-07 1998-08-04 Sigma Designs, Inc. Computer system including coprocessor devices simulating memory interfaces
US5719511A (en) * 1996-01-31 1998-02-17 Sigma Designs, Inc. Circuit for generating an output signal synchronized to an input signal
US6128726A (en) 1996-06-04 2000-10-03 Sigma Designs, Inc. Accurate high speed digital signal processor
US5818468A (en) * 1996-06-04 1998-10-06 Sigma Designs, Inc. Decoding video signals at high speed using a memory buffer
JP3005499B2 (ja) * 1997-06-26 2000-01-31 日本電気アイシーマイコンシステム株式会社 図形処理装置及び図形処理方法
JP2001283243A (ja) * 2000-03-31 2001-10-12 Mitsubishi Electric Corp ３次元グラフィックス描画データを記録した記録媒体およびその描画方法
FI115802B (fi) * 2000-12-04 2005-07-15 Nokia Corp Kuvakehyksien päivittäminen muistillisessa näytössä
KR100594240B1 (ko) * 2004-01-29 2006-06-30 삼성전자주식회사 패널 테스트 패턴을 발생하는 패널 구동 드라이버 및 패널테스트 방법
JP2009048726A (ja) * 2007-08-21 2009-03-05 Funai Electric Co Ltd 再生複合機

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3925776A (en) * 1974-04-18 1975-12-09 Research Corp Display terminal system
US3995253A (en) * 1975-03-03 1976-11-30 International Business Machines Corporation Method and apparatus for accessing horizontal sequences, vertical sequences, and rectangular subarrays from an array stored in a modified word organized random access memory system
JPS5834836B2 (ja) * 1975-12-29 1983-07-29 株式会社日立製作所 デ−タヒヨウジセイギヨホウシキ
US4197590A (en) * 1976-01-19 1980-04-08 Nugraphics, Inc. Method for dynamically viewing image elements stored in a random access memory array
JPS5399826A (en) * 1977-02-14 1978-08-31 Hitachi Ltd Controller for data display
JPS587999B2 (ja) * 1978-06-19 1983-02-14 パベツク電子開発株式会社 表示装置
JPS55127656A (en) * 1979-03-26 1980-10-02 Agency Of Ind Science & Technol Picture memory unit
JPS56167190A (en) * 1980-05-27 1981-12-22 Matsushita Electric Ind Co Ltd Display unit
JPS5756885A (en) * 1980-09-22 1982-04-05 Nippon Electric Co Video address control device
JPS57501652A (ja) * 1980-10-27 1982-09-09
JPS5799686A (en) * 1980-12-11 1982-06-21 Omron Tateisi Electronics Co Display controller
DE3272407D1 (en) * 1981-02-23 1986-09-11 Texas Instruments Inc Display system with multiple scrolling regions
US4412294A (en) * 1981-02-23 1983-10-25 Texas Instruments Incorporated Display system with multiple scrolling regions
JPS5866989A (ja) * 1981-10-16 1983-04-21 三洋電機株式会社 リフレツシユメモリのアクセス方式
US4491835A (en) * 1982-03-24 1985-01-01 Allied Corporation Raster and stroke writing deflection amplifier arrangement
US4486856A (en) * 1982-05-10 1984-12-04 Teletype Corporation Cache memory and control circuit
DE3381991D1 (de) * 1982-06-28 1990-12-20 Toshiba Kawasaki Kk Bildanzeigesteuereinrichtung.
US4785296A (en) * 1982-07-02 1988-11-15 Hitachi, Ltd. Method and system for displaying image data
US4467322A (en) * 1982-08-30 1984-08-21 Sperry Corporation Digital shade control for color CRT background and cursors
US4555775B1 (en) * 1982-10-07 1995-12-05 Bell Telephone Labor Inc Dynamic generation and overlaying of graphic windows for multiple active program storage areas
US4533910A (en) * 1982-11-02 1985-08-06 Cadtrak Corporation Graphics display system with viewports of arbitrary location and content
JPH0642137B2 (ja) * 1982-11-22 1994-06-01 株式会社日立製作所 表示情報処理装置
US4574364A (en) * 1982-11-23 1986-03-04 Hitachi, Ltd. Method and apparatus for controlling image display
JPS59116787A (ja) * 1982-12-24 1984-07-05 株式会社日立製作所 デイスプレイ表示方式
JPH079569B2 (ja) * 1983-07-01 1995-02-01 株式会社日立製作所 ディスプレイコントローラ及びそれを用いた図形表示装置
US4587559A (en) * 1983-03-11 1986-05-06 Welch Allyn, Inc. Refreshing of dynamic memory
US4628489A (en) * 1983-10-03 1986-12-09 Honeywell Information Systems Inc. Dual address RAM
JPS60225887A (ja) * 1984-04-19 1985-11-11 エヌ・シー・アール・コーポレーション Ｃｒｔデイスプレイ装置

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Publication number Publication date
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