JPS63201791A - 処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はコンピュータ・グラフィックスに関し、さらに
具体的には、グラフィック・プロセッサおよび外部グラ
フィック・メモリ中で同時にコマンドの実行を制御する
ための制御装置に関するものである。

Ｂ、従来技術 ］ンピュータ技術の発達の結果、コンピュータで生成さ
れたグラフィック情報の表示を専ら扱う複雑な分野が生
まれた。この分野は、コンピュータ・グラフィックスと
呼ばれる。イメージを作るため一般に使用されている１
つの手法は、−組の点を生成し、これらの点を直線で結
ぶものである。

得られる点と直線の組合せが、（通常、陰極線管（ＣＲ
Ｔ）を含む）コンピュータ・グラフィックス端末表示装
置に表示される。陰極線管は画素のアレイを含む。グラ
フィック・イメージは、アレイの特定の画素を照明する
ことにより生成す、る。

表示装置中のこの画素アレイはイメージ・メモリ内のメ
モリ位置に対応する。このイメージ・メモリはしばしば
ビット・マツプ・メモリと呼ばれる。

対応するＣＲＴ表示装置はビット・マツプ表示装置と呼
ばれる。

ビット・マツプ表示装置用の非常にを用な機能は、照明
された画素の矩形ブロックをビット・マツプ（または表
示装置）中のある場所から別の場所に動かし、イメ□−
ジ・アレイの２つのサブセットを論理的に組み合わせて
第３のイメージ・アレイを生成する能力である。もう１
つのを用な機能は、２点間で線を引く機能である。この
線を描くためにしばしば使用される手法は、１９８２年
にアデイソン・ウニズリ−（Ａｄｄｉｓｏｎ　Ｗｅｓｌ
ｅｙ）出版社により刊行され、引用により本明細書に組
み込まれた、ジェームズーＤ−フォレイ（Ｊａｍｅｓ　
Ｄ、　Ｆｏｌｅｙ）およびアンドリーズ・ヴアン・ダム
（Ａｎｃｌｒｉｅｓ　ＶａｎＤａｍ　）の「対話式コン
ピュータ・グラフィックスの基礎（Ｆｕｎｄａｍｅｎｔ
ａｌｓ　ｏｆ　Ｉｎｔｅｒａｃｔｉｖｅ　Ｃｏｍｐｕｔ
ｅｒＧｒａｐｈｉｃｓ）　Ｊと題するテキストに開示さ
れている。

グラフィック機能についての考察は、いくつかのＩＢＭ
テクニカル・ディスクロージャ・プルテン論文に記載さ
れている。ＩＢＭテクニカル・ディスクロージャ・プル
テン、第２８巻、第６号、１９８５年１１月に所載の論
文「マスク下の図形ビット・ビット・コピー（Ｇｒａｐ
ｈｉｃ　Ｂｉｔ−Ｂｉｔ　ＣｏｐｙＵｎｄｅｒ　Ｍａｓ
ｋ）　Ｊは、フレーム・バッファ内で任意の形状のビッ
ト境界ブロック転送を行なうためのシステムを開示して
いる。ＩＢＭテクニカル・ディスクロージャ・プルテン
、第２７巻、第８号１９８５年に所載の論文「（ラスタ
・グラフィック描画ハードウェア（Ｒａｓｔｅｒ　Ｇｒ
ａｐｈｉｃｓ　Ｄｒａｗｉｎｇ　Ｈａｒｄｗａｒｅ）　
Ｊは、グラフィック描画アルゴリズムを実現するハード
ウェア回路の設計に対するプログラマブル論理アレイの
適用について記載している。

ＩＢＭテクニカル・ディスクロージャ・プルテン、第２
８巻、第５号、１９８５年１０月に所載の論文「表示ア
ダプタのビット・マツプ・メモリー更新用回路（Ｃｉｒ
ｃｕｉｔ　ｆｏｒ　Ｕｐｄａｔｉｎｇ　Ｂｉｔ　）ｌａ
ｐ−ＭｅＩｌｏｒｙｏｆ　Ａ　Ｄｉｓｐｌａｙ　Ａｄａ
ｐｔｅｒ）　Ｊは、全点アドレス可能表示メモリに記憶
された画素データを制御するためのビット操作の柔軟性
をもたらす回路を開示している。

本出願人による米国特許出願第１３８４２号は、本発明
のアーキテクチャが特に効用をもつ高性能ビデオ表示ア
ダプタ全体に関するものである。

本出願人による米国特許出願第１３８４８号は、テスク
走査型ビデオ表示装置に使用される、速度と機能の融通
性が改善された新規なベクトル・ライン描画回路を開示
している。

本出願人による米国特許出願第７３６９１８号は、その
ようなアダプタのフレーム・バッファを供給するデータ
経路で使用することができ、フレーム・バッファ内でい
くつかの汎用性のある画素データ演算を可能にするチャ
ネル・アーキテクチャを開示している。この出願のハー
ドウェアは出願第１３８４２号の画素プロセッサ・　「
ブロック」内に配置される。

本出願人による別の出願は、いくつかの表示動作の速度
の大幅な増加を可能にするとともに、オフ・ラインで実
行される機能に関してアダプタの汎用性を増大させるフ
レーム・バッファ・アーキテクチャを開示している。こ
の出願のハードウェアは出願第１３８４２号の「フレー
ム・バッファ」・ブロック内に配置される。

本出願人による米国特許出願第１３８４１号は、上記米
国特許出願第１３８４８号に記載されたものと同様のグ
ラフィック機能アドレス回路を開示しており、この回路
は、上記出願第１３８４２号に記載されたビデオ表示装
置アダプタ全体に特に適している。

本出願人による米国特許出願第１３８４０号は、出願第
１３８４２号の「画素プロセッサ」・ブロックで機能を
実行するための追加の回路を開示している。この出願は
具体的にいうと、ビデオ・アダプタのフレーム・バッフ
ァに供給される画素データを制御するための回路に関し
、この関連するフレーム・バッファに画素データを記憶
する際に使用される制御可能な書込みマスクを含んでい
る。

本発明の目的は、２点間に引かれた線のイメージを迅速
に生成し、ビット・ブロック画素情報の転送を必要とす
るイメージを迅速に生成するための機構を提供すること
である。

Ｃ０発明の開示 このシステムによれば、数個の外部装置コマンドに応答
する外部装置を備えた処理システムが開示される。これ
らのコマンドはそれぞれ単一の一定時間内に実行される
。この処理シスムはまた、外部装置に外部装置コマンド
を供給するようにこの外部装置に接続されたプロセッサ
を備えている。

このプロセッサは、これらの外部装置コマンドと少なく
とも１つの内部コマンドを指定する命令を実行するため
の回路を備えており、その内部コマンドは外部装置によ
る外部コマンドの実行と同時にプロセッサ内で実行され
る。

本発明の好ましい実施例では、外部装置は、プロセッサ
からロード・コマンドおよび記憶コマンドを受け取るメ
モリ記憶装置である。これらのロード・コマンドおよび
記憶コマンドにメモリが応答している時間に、プロセッ
サはまた、内部でコマンドを実行する。ある場合には、
これらの同時に実行されるプロセッサ・コマンドが、一
連のメモリ・コマンド用のアドレスを計算するアドレス
指定計算を行なう。コマンドの同時計算により、プロセ
ッサとメモリの組合せのスループット能力が内部的に増
大する。

この好ましい実施例は、システム・プロセッサ、グラフ
ィック・プロセッサ、グラフィック・メモリおよび表示
装置を備えたグラフィック表示システム中で開示される
。システム・プロセッサはグラフィック情報をグラフィ
ック・プロセッサに供給する。グラフィック・プロセッ
サはメモリ・コマンドをグラフィック・メモリに供給し
、またメモリ・コマンドの実行と同時に内部プロセッサ
・コマンドを゛実行する能力を備えている。この実施例
では、グラフィック・プロセッサは画素データをグラフ
ィック・メモリに供給する。グラフィック・メモリは、
画素データを記憶するためのメモリ・アレイを備えてい
る。このメモリおよびこのイメージ・アレイは、表示さ
れる表示イメージに直接対応する。表示装置は、このメ
モリ・アレイ中の画素データに直接アクセスできるよう
に、グラフィック・メモリに接続されている。

この実施例のもう１つの実施態様は、グラフィック・プ
ロセッサ中に制御回路を備えている。この制御回路は数
個のレジスタに接続されている。これらのレジスタは、
システム・プロセッサから命令を受け取るため、システ
ム・プロセッサからアクセスできる。これらの命令はメ
モリ・プロセッサおよびグラフィック・プロセッサに対
するコマンドを指定する。制御回路は、これらのコマン
ドをこれらのレジスタ内で直列ループ方式で実行できる
ようにする。

本発明の特色を示していると考えられる新規な特徴は頭
記の特許請求の範囲に記載されている。

しかし、本発明自体および、本発明のその他の特徴と利
点は、好ましい実施例についての以下の説明を添付の図
面と共に参照することにより最もよく理解されるはずで
ある。

Ｄ、実施例 本発明はコンピュータ端末表示アダプタ回路に含まれる
。このアダプタ回路は、好ましい実施例ではＩＢＭ５０
８１表示モニタ装置を駆動する高解像度のグラフィック
表示アダプタである。この回路は、４０９６種類の可能
なカラーのパレットから同時に２５６種類のカラーのつ
いた１０２４Ｘ１０２４個の画素という解像度をもたら
す。この表示アダプタについて以下に概説する。

表示アダプタの概説 第１図は、動作できるように接続された表示アダプタ回
路１７を示すブロック・ダイヤグラムである。具体的に
いうと、表示アダプタ回路１７はシステム入出力ハス１
１によりシステム・プロセッサ１０に接続されている。

さらに、アダプタ回路１７は出力バス２８によりＲＧＢ
モニタ３０に接続されている。表示アダプタ回路１７は
、ディジタル信号プロセッサに接続された２つのメモリ
１２Ａおよび１２Ｂを備えている。ディジタル信号プロ
セッサは、回路資源管理のために使用され、さらに座標
を変換するために使用される。好ましい実施例では、デ
ィジタル信号プロセッサは、データおよび命令に別々の
メモリを必要とする、バーバード・アーキテクチャを有
する。メモリ１２Ａは命令ＲＡＭであり、命令を信号プ
ロセッサ１４に供給するためにそれにマイクロコードが
ロードされる。メモリ１２ＢはデータＲＡＭであり、信
号プロセッサ１４とシステム・プロセッサ１０の間の主
インターフェースをもたらし、かつ信号プロセッサ１４
用の主データ記憶装置となる。好ましい実施例では、メ
モリ１２Ｂ用に２５６にバイトの記憶域が設けられる。

しかし、この実施例では、ディジタル信号プロセッサ１
４のアドレス・スペースは１２８にバイトにすぎない。

したがって、バンク切換え機構が設けられている。さら
に、この好ましい実施例では、アダプタ回路１７の外側
に配置されたメモリを、ディジタル信号プロセッサ１４
のアドレス・スペースにマツプすることができる。

データ・メモリ１２Ｂからディジタル信号プロセッサ１
４に順次表示コマンドを送るため、先入れ先出しくＦ　
Ｉ　ＦＯ）バッファ１３が設けられている。さらに、デ
ィジタル信号プロセッサ１４用に電源投入／自己テスト
命令マイクロコード・プログラムを供給するために、命
令ＲＯＭ　１　’５がバス１６を介して接続されている
。

画素プロセッサ１８もバス１６に接続されている。画素
プロセッサ１８の機能は、線を引き、表示画面上のデー
タ域を操作し、ビット・マツプ・メモリの制御を行なう
ことである。表示画面上の領域のこの操作は、ビット・
ブロック転送（ＢＩＴＢＬＴ）と呼ばれる。画素プロセ
ッサ１８はまた、制御レジスタおよび状況レジスタを備
えている。これらのレジスタは他の機能とあいまって、
システム・プロセッサ１０が信号プロセッサ１４の割込
み、使用禁止またはリセットを行なえるようにし、信号
プロセッサ１４がシステム・プロセッサ１０に割り込め
るようにする。

画素プロセッサ１８は、バス２０を介してビット・マツ
プ・メモリ２２に接続されている。ビット・マツプ・メ
モリ２２は、１０２４Ｘ１０２４×８個のビットとして
構成される。ビット・マツプ・メモリはまた、表示装置
上のデータの明滅または強調表示を行なうために使用で
きるオーバーレイ平面を提供する機能を備えている。

ビデオ・ステージ２６は、バス２４を介してビット・マ
ツプ・メモリ２２に接続され、ビット・マツプ・メモリ
２２のデータをビデオ・モニタ３０用のビデオ信号に変
換する。このビデオ・ステージ２６は、ディジタル／ア
ナログ変換回路を介してこの変換を行なう。カラー・パ
レット回路もビデオ・ステージ２６内に設けられ、大き
なカラー・パレットから２５６種類の同時表示可能なカ
ラーを供給する。このことはビデオ・ルック・アップ・
テーブルを介して行なわれる。ビデオ・ルック・アップ
・テーブルは、ビット・マツプ内の値をもっと多くのビ
ットを有する値に変換し、したがって、一層大きな範囲
のカラーが供給される。このより大きな範囲の値がカラ
ー・パレットで供給されるため、ビット・マツプ・メモ
リ２２中のみのビットによって供給されるよりも多くの
カラーが供給される。

ハードウェア・カーソル２１は、バス２４を介してビデ
オ・ステージ２６に接続され、全画面十字線またはビッ
ト・プログラマブル・カーソルあるいはその両方をもた
らす。全画面十字線はいくつかの幅の１つにプログラミ
ングできる。さらに、この十字線を切り取って（縮小し
て）、もっと小さな種々の寸法にすることもできる。

好ましい実施例では、表示アダプタ回路１７は、システ
ム・プロセッサ１０に対する主インターフェースとして
ディジタル信号プロセッサ１４を使用する。この実施例
では、ディジタル信号プロセッサは、１秒当たり５００
万命令を実行するテキサス・インスツルメンツ（Ｔｅｘ
ａｓ　Ｉｎｓｔｒｕｍｅｎｔｓ）社のＩＭＳ３２０２０
ディジタル信号プロセッサである。したがって、画面上
でベクトルを変換、拡大、縮小および回転するために使
用されるマトリックス乗算等のタスクを実行するのに適
している。ディジタル信号プロセッサは、１６ビツト・
ワードの６４Ｋから成るデータ・スペースおよび同じ大
きさの命令スペースをアドレスすることができる。前述
のように、データ・スペースの一部分をアダプタ回路１
７の内部に配置してもよく、アダプタ回路から離して配
置してもよい。ディジタル信号プロセッサ１４には、信
号処理プロセッサ１０または画素プロセッサ１８が割り
込むことができる。画素プロセッサ１８は、タスク完了
状態、または垂直帰線が開始した状態が発生したとき、
ディジタル信号プロセッサエ４またはシステム・プロセ
ッサ１０に対する割込みを発生することができる。さら
に、ディジ）ル信号プロセッサ１４は、表示の更新間の
時間間隔を制御するために使用できるタイマーも含んで
いる。

ＲＯＭ１５は、ディジタル信号プロセッサ１４用の初期
電源投入命令シーケンスを備えている。

好ましい実施例では、ＲＯＭ１５は１６にバイトの情報
を備え、電源投入／自己テスト・プログラムおよびグラ
フィック表示アダプタ・エミュレーション・プログラム
を備えている。電源投入／自己テスト・プログラムは、
パワーアップ状態またはリセット状態の直後にアダプタ
回路１７が正しく働いているきの指示を出す。

データＲＡＭ１２Ｂは、信号プロセッサ１４が記憶装置
として使用できるように、アダプタ回路１７内に２４６
にバイトのＲＡＭをもたらす。２５６にバイトのデータ
・スペースのうちのＩＫバイトが、信号プロセッサ１４
の内部レジスタによってオーバーレイされている。デー
タ・メモリ１２Ｂは、ダイナミックＲＡＭから成り、こ
のＲＡＭは表示アダプタ回路１７内の論理回路によって
リフレッシュされる。このメモリはページ・モードで動
作するので、同じページ（すなわち、好ましい実施例で
は、高位の８個のアドレス・ビット中に）ロードされた
２つのワードに対するアクセスは、ディジタル信号プロ
セッサ１４に対する待ち状態を必要としない。新しいペ
ージのワードに対してアクセスすると、単一の待ち状態
が生じる。

したがって、内部レジスタに頻繁に参照されるデータ、
または単−ＲＡＭページにまとめられたデータを配置す
ることにより待ち状態を生じず、処理能力を増大させる
。ディジタルは号プロセッサ１４のデータ・アドレス指
定容量は８４にワードに制御されているので、そのアド
レス・スペースを拡張するためバンク切換え機構が備え
られている。

この方式により、データ・メモリ１２Ｂに対する完全な
アクセスが可能となる。現在は、４個のバンク（合計２
５６バイトの場合、各バンクごとに６４にバイト）が設
けられている。しかし、この好ましい実施例では、この
アーキテクチャのアドレス論理回路は、最大１６個まで
バンクを処理できる。この実施例では、ＲＡＭは２つの
ポートを備えている。すなわち、システム・プロセッサ
１０および信号プロセッサＩ４がＲＡＭに同時にアクセ
スできる。プロセッサ１０および１４のどちらもこのメ
モリに容易にアクセスできるので、このメモリは２つの
プロセッサ１０および１４の間の便利な通信チャネルと
なる。この実施例では、信号プロセッサ１４は、まずバ
ス１１上のファースト・パーティ・バス・マスクとして
働くことにより、このデータＲＡＭ１２Ｂの拡張部分と
して表示アダプタ回路１７から離して配置されたメモリ
をアドレスすることもできる。入出力バス１１上のメモ
リおよびシステム・プロセッサ１０の主メモリの両方に
このようにしてアクセスできる。

信号プロセッサ１４はバス１１に完全な２４ビツト・ア
ドレスを載せることができるので、１６メガバイトのメ
モリをアドレスする能力を有する。

アダプタ回路１７から離れているデータ・スペースのマ
ツピングは、信号プロセッサ１４内のバンク／拡張アド
レス・レジスタによって制御される。

信号プロセッサ１４の１６ビツト・アドレス・バスは、
このレジスタ２４ビツトに拡張される。アクセスはバー
スト・モードでもバッファ・モードでも単独でも行なう
ことができる。バースト・モードでのバーストの長さは
、ソフトウェアで制御できる。遠隔メモリにアクセスす
るためには、４ないし１６の待ち状態が必要である。

命令メモリ１２Ａは、好ましい実施例では、命令スペー
スとして使用できるように１２８にバイトのメモリをデ
ィジタル信号プロセッサ１４に供給する。ＲＯＭ１５か
ら供給される命令スペースに加えて、これがある。しか
し、ＲＯＭ１５が命令スペースにマツプされるときは、
同量の命令ＲＡＭ１２Ａをオーバーレイする。その理由
は、ディジタル信号プロセッサ１４が合計１２８にバイ
トの命令スペースしかアドレスできないためである。

命令メモリ１２Ａは、アダプタ回路１７上の論理回路に
よってリフレッシュされるダイナミックＲＡＭから成る
。命令ＲＡＭ１２Ａはページ・モードで動作されるので
、同じページに配置されたワード（すなわち、高位８ビ
ツト）に対するアクセスには信号プロセッサ１４に対す
る待ち状態が必要でない。新しいページに対するアクセ
スは、１つの待ち状態を生じる。したがって、頻繁に実
行されるコード・ループを命令メモリ１２Ａ内または信
号プロセッサ１４の内部命令メモリ内の同じページに配
置すると最大の実行速度が得られる。この命令メモリ１
２Ａも２つのポートを備え、システム・プロセッサ１０
または信号プロセッサ１４からの同時アクセスが可能で
ある。

ＦＩＦＯバッファ１３は長さがＩＫワードである。バッ
ファ１３内にスペースがあるときは、システム・プロセ
ッサ１０は、このバッファにコマンドおよびまたはデー
タあるいはその両方をロードして、ディジタル信号プロ
セッサ１４がそれにアクセスできるようにする。こうし
て、ディジタル信号プロセッサ１４がこの情報に順次ア
クセスできるようになる。この実施例では、システム・
プロセッサ１０から表示情報が供給される。バッファ１
３は、３つのフラグ、すなわち、エンプティ・フラグ、
ハーフ・フル・フラグおよびフル・フラグを含んでいる
。これらのフラグをシステム・プロセッサ１０が読み取
って、このバッファ１３にもっと多くの情報を書き込む
余地があるかどうか判定することができる。フラグに加
えて、このバッファ１３には３つの割込みが関連してい
る。

ハーフ・フル割込み、ハーフ・エンプティ割込みおよび
バッファ・オーバーフロー割込みが設けられている。最
初の２つは、フラグをポーリングせずにバッファ１３に
対する書込み動作を歩調合わせするのに使用でき、最後
の１つは通常、エラー状態と見なされる。ディジタル信
号プロセッサ１４も、フラグにアクセスして、もっと多
くの情報がバッファ１３から読み取られるかどうか判定
することができる。

画素プロセッサ１８は、信号プロセッサ１４がビット・
マツプ・メモリ２２を迅速に更新するのを助ける。画素
プロセッサ１８は、線をビット・マツプ・メモリ２２に
描き込むか、またはビット・マツプ・メモリ２２内のデ
ータ・ビットの矩形ブロックを操作すること（Ｂ　Ｉ　
ＴＢ　ＬＴ）ができる。

線を引くとき、画素プロセッサ１８に、画素プロセッサ
１８で計算したプレーゼンハムのパラメータを有する線
の端点、またはそれらの端点とプレーゼンハムの増分・
ライン描画アルゴリズムで必要とするパラメータを与え
ることができる。後者の手法は、ベクトル／ラスタ変換
に対する制御を行ないやす＜シ、幅広線等の特別な場合
に有用である。さらに、カラーおよびパターンという線
屑性が、画素プロセッサ１８によって直接サポートされ
る。線幅属性めサポートは、信号プロセッサエ４のある
程度の介入を必要とする。線は置換モードでも排他的Ｏ
Ｒモードでもライン・オン・ライン・モードでも引くこ
とができる。

ビット・ブロック転送も画素プロセッサ１８で実行され
る。ビット・ブロック転送には、最小限のプロセッサ介
入で働くものと、より多くの介入を必要とするものがあ
る。ビット・ブロック転送は、内部ループおよび外部ル
ープの動作を含み、この実施例では、内部ループは水平
または垂直のいずれかの方向にすることができる。この
オプションは、文字ストリングのイメージをビット・マ
ツプ・メモリ２２に転送するとき、特に有用である。

さらに、画素プロセッサ１８はカラー拡張でビット・ブ
ロック転送を行なうことができる。カラー拡張は、活動
状態の各ビットが既知のカラーの画素を表し、０は透明
を示す（すなわち、フレーム・バッファがこの画素位置
に対しては偏向されない）という、データを受け取る処
理として定義される。

このモードは、データの各ワードが２画素ではなく１６
がその画面メモリを表すので、処理能力上の利点をもた
らす。

カラー拡張を使用するとき、画素プロセッサ１８の能力
である直接書込みマスクと関連する特別な機能を使うと
、転送される対象を４つの可能な９０度配向の任意の１
つで回転させることができる。

ディジタル信号プロセッサ１４またはシステム・プロセ
ッサ１０は、描画が行なわれるビット・マツプ・メモリ
の活動領域を定義することができる。

ライン描画動作およびブロック転送動作の場合、この活
動領域に描かれる画素のみがビット・マツプ・メモリ２
２に書き込まれる。この領域の外側で画素を生じるライ
ン描画動作およびブロック転送動作は、実行はされるが
、その結果生じる画素情報はビット・マツプ・メモリ２
２に書き込まれない。この活動画素領域の使用は切取り
と呼ばれる。

画素プロセッサエ８のもう１つの特徴は、ビック・ウィ
ンドーである。このウィンドーは画素プロセッサに対し
て定義することができ、それが使用可能になると、この
ウィンドー内のフレーム・バッファに対するどのような
アクセスも信号プロセッサ１４に対する割込みを生じる
。これを使って、対象を描く間に、指定されたウィンド
ー内に入る対象の任意の部分を識別することができる。

画素プロセッサは通常、信号プロセッサ１４によって制
御される。しかし、システム・プロセッサ１０は信号プ
ロセッサを使用禁止にして、画素プロセッサを直接制御
することもできる。画素プロセッサ１８については、後
でさらに詳細に考察する。

ビット・マツプ・メモリ２２は、１メガバイトのビデオ
ＲＡＭから成る。ビット・マツプ・メモリ２２は、１画
素当たり８ビツトを有する１０２４Ｘ１０２４個の画素
イメージとして画面に表示される。画素プロセッサエ８
は、システム・プロセッサ１０または信号プロセッサ１
４とビット・マツプ・メモリ２２の間のインターフェー
スとして働く。画素プロセッサ１８内に配置されたビッ
トのいくつかがどのようにセットされているかに２５一 応じて、ビット・マツプ・メモリ２２は２つの水平に隣
接する画素、または４つの水平に隣接する半画素（半画
素は、完全画素の最初の４ビツトまたは最後の４ビツト
として定義される）として読み取られる。全てのアドレ
ス指定モードで、ビット・マツプ・メモリ２２は画素ア
ドレス可能である。すなわち、画素プロセッサ１８中の
ＸおよびＹアドレス・レジスタが、アドレスされる画素
を示すために使用される。本発明では、これらのレジス
タに対するアドレスを増分的に計算する。

ビット・マツプ・メモリ２２の構成を第２図に示す。画
素は４×４の矩形に配列されている。各画素は奥行８ビ
ツトである。この８ビツトは８つの平面４００ないし４
０７を表わす。同じ行にある画素メモリ・モジュールは
、共通行アドレス・ストローブ（ＲＡ　Ｓ　）線を共有
する。同じ列にある画素メモリ・モジュールは、共通列
アドレス・ストローブ（ＣＡＳ）線を共有する。同じア
ドレス線が全ての画素メモリ・モジュールによって共有
される。画面をリフレッシュするために使用さ２６一 れる直列データ行も、ビット・マツプを読み書きするた
めに使用される並列データ行も、列状に接続されている
。したがって、データを４つの層の１つから読み取って
、アキュムレータにロードすることができる。４×４ア
レイの１６個の画素メモリ・モジュールは、それぞれそ
れ自体の書込みイネーブル信号線を有し、それらの書込
みイネーブル信号線は直接マスク・レジスタと画素プロ
セッサ１８内のプレーゼンハム・ライン描画回路によっ
て制御される。

複数のＲＡＳ線４１０．４１２．４１４．４１６および
複数のＣＡＳ線４１８．４２０．４２２．４２４が画素
の異なるアドレスをストローブするのに使用される。こ
れを使って、ＸおよびＹ個の画素アドレス・レジスタに
よってアドレスされる「アクセス」４×４正方形ワード
を、画面上に走査される表示ワードと位置をずらせるこ
とができる。第３図に、アドレスを画素メモリ２２にス
トローブし、アクセス・ワードを表示ワードに対して位
置を合わせるために使用されるＲＡＳ線４１０．４１２
．４１４．４１６とＣＡＳ線４１８．４２０．４２２．
４２４の波形を示す。４×４ワードのこの画素の位置合
わせにより、正方形の１つのかどを描こうとする任意の
線の始めに置くことができ、さらに、各画素メモリ・モ
ジュールは独立した書込みイネーブル信号線を有するの
で、第４図に示すように、線の４画素を同時に描くこと
ができることに留意されたい。第５図に４×４アレイに
おける画素の番号付けを示す。

ビット・マツプ・メモリ２２のオーバーレイ平面、実際
には平面７（第２図の４０７）を、ビデオ・ステージ２
６のカラー・パレット機能と併用して、プログラマブル
な速度で強調表示または明滅を行なうことができる。明
滅が使用可能になると、この平面内で１を有する任意の
画素プログラマブルな明滅速度で明滅する。強調表示が
使用可能になると、オーバーレイ平面内の１が、ビデオ
・ステージ２６内の通常のカラー・パレット処理を無効
にし、３項目オーバーレイ・カラー・パレットからのカ
ラーに取って代わる。オーバーレイ平面を使用すると、
ビデオ・ステージ２６内のカラー・パレット機能用に使
用できるカラーが有効に減少することに留意されたい。

第１図に戻ると、ビデオ・ステージ２６は、カラー・パ
レット機能を備えている。カラー・パレットは、ビット
・マツプ・メモリ２２に記憶された８ビツト値を４０９
６種類のカラーのうちの１つに変換する。このカラー・
パレット機能の出力は、３つのディジタル／アナログ変
換器にそれぞれ４ビツトを供給する。ディジタル／アナ
ログ変換器は、モニタ３０の赤、緑および青のカラー・
ガンを駆動する。索引テーブルの各４ビツト部分が、そ
れぞれビット・マツプからの８個の入力ビットを１６個
のアナログ出力レベルのうちの１つにマツプする。カラ
ー・パレット機能は、信号プロセッサ１４によってロー
ドすることができ、信号プロセッサ１４がディスエーブ
ルになっているときは、システム・プロセッサ１０によ
ってロードすることができる。

ハードウェア・カーソル２１は、全画面十字線−２９＝ またはユーザがプログラミングできる６４Ｘ８４カーソ
ルあるいはその両方を備える。全画面十字線はいくつか
の幅のうちの１つにプログラミングし、かつ切り取るこ
とができる。ハードウェア・カーソルの出力は、ビデオ
・ステージ２６のカラー・パレット機能に供給される。

第１図で、システム・プロセッサ１０は高レベル・グラ
フィック副指令を信号プロセッサ１４に供給する。状況
およびその他の情報は、信号プロセッサ１４からシステ
ム・プロセッサ１０に送られる。信号プロセッサ１４は
、システム・プロセッサ１０からの高レベル・グラフィ
ック副指令を一連の低レベル・グラフィック・コマンド
に分割し、これらのコマンドは次に入力バス１６を介し
て画素プロセッサ１８に送られる。入力バス１６は、ア
ドレス、データおよび制御情報を供給する。信号プロセ
ッサ１４がディスエーブルになっている場合、システム
・プロセッサ１０は低レベル・コマンドを転送し、入力
バス１６を介して画素プロセッサ１８からデータを直接
検索することができる。ビット・マツプ・メモリ２２に
対するアクセスは、画素プロセッサ１８によって制御さ
れる。

ビット・マツプ・メモリ２２に対するアクセスは、バス
２０を介して行なわれる。バス２０はアドレス・データ
および制御情報を供給する。

画素プロセッサの説明 画素プロセッサ１８のブロック・ダイヤグラムを第６図
に示す。低レベル・グラフィック・コマンドを実行する
際のビット・マツプ・メモリ２２の制御は、システム・
プロセッサ１０または信号プロセッサ１４から入力バス
１６を介して制御パラメータを画素プロセッサ制御論理
回路４４に書き込むことによってによって行なわれる。

これらのパラメータは、動的制御機構４５内で解読され
て、画素プロセッサ回路の他の部分に対する制御信号お
よびタイミング信号を生成する。それらの信号は線６０
を介して供給される。低レベル副指令用の終点アドレス
情報は、画素プロセッサ入力バス１６によって画素プロ
セッサ１８に伝えられ、終点論理回路４０に含まれる入
力待ち行列に記憶される。処理される副指令（ライン描
画またはビ、ット・ブロック転送）に応じて、種々の動
作が実行される。ライン描画側指令が実行中の場合、終
点データを使って、アドレス・カウント論理回路５０の
プレーゼンハム・ライン描画アルゴリズムを実行する際
に使用されるパラメータが計算される。

ブロック転送動作の場合は、終点論理回路４０は、入力
データがアドレス・カウント論理回路５０に転送できる
ようになるまで、この入力データを待ち行列に入れてお
くだけである。終点パラメータおよびライン描画パラメ
」夕の終点論理回路４０からアドレス・カウント論理回
路への伝達は、アドレス／パラメータ・バス４６を介し
て行なわれる。これらのパラメータがアドレス・カウン
ト論理回路５０にロードされると、終点論理回路４０は
次のグラフィック副指令用の新しい終点データを自由に
受け入れることができる。アドレス・カウント論理回路
５０は、本発明の一部分であり、これらのパラメータを
使って、実行中の副指令を完了するために必要なビット
・マツプ・アドレスを生成し、さらに、いくつかのパラ
メータを使ってタスクを順番に配列し、タスクが完了し
たことを判定する。

アドレス・カウント論理回路５０は１０ビツト・フィー
ルドの座標を操作する。このフィールドの上位８ビツト
はビット・マツプ・メモリ・アドレス２０を形成する。

ＸおよびＹ座標の下位２ビツトは、画素バス５６を介し
てＲＡＭ制御論理５２に送られ、そこでビット・マツプ
制御信号に復号されて線２０上に供給される。これらの
ビットはまた、画素バス５６を介してデータ経路組合せ
論理回路５４に送られ、そこでそれらのビットを使って
、ビット・マツプ・メモリ２２に記憶されるデータ、ま
たはそこから検索されるデータが制御される。データ経
路組合せ論理回路５４は、システム・バスおよび表示プ
ロセッサ・バスとビット・マツプ・メモリ・データ・バ
ス２０の間のブリッジとして働く。システム・プロセッ
サ１０のデータは、組合せ論理回路５４を使って、それ
らの間で転送し、またビット・マツプ・データと組み合
わせることができる。システム・プロセッサ１０との間
で転送中のデータは、データ経路同期回路４２によって
制御され、組合せバス４８を介して送られる。

次に、画素プロセッサ１８によって実行される２つの主
なグラフィック・タスクについてさらに詳細に説明する
。これら２つのタスクを第７Ａ図および第７Ｂ図に示す
。ビット・ブロック転送タスク（第７Ａ図）は、ビット
・マツプ・メモリ２２のソース領域から矩形のデータ・
ブロックをビット・マツプ・メモリ２２の宛先領域に移
動することから成る。このタスクは、画面上で情報を「
画面移動」するため、またはポツプ・アップ・メニュー
を表示するために一般に使用される。ライン描画タスク
（第７Ｂ図）は、ビット・マツプ・メモリ２２内の２つ
の点を直線でつなぐことから成り、やはり一般に使用さ
れる機能である。これらのタスクは共に、複数のソース
・ビット・ブロック転送、パターン線、多角形描画等の
より高レベルのグラフィック動作の基礎である。このた
め、−３４＝ これらの基本機能をできるだけ効果的に実行することが
重要である。

第７Ａ図では、データ・ブロックを位置１２８から位置
１３６に移動する。ソース位置１２８から宛先位置１３
６へのビット・ブロック転送を実行するためには、画素
プロセッサ１８内で以下の事象シーケンスを実行しなけ
ればならない。画素プロセッサ１８の制御論理回路４４
（第６図）に、ビット・ブロック転送動作を実行するた
めの制御パラメータがロードされると、ＰＬ　（１３０
）およびＰ２　（１３８）に対する終点データならびに
高さパラメータ（１３４）と幅パラメータ（１３２）が
終点論理回路４０（第６図）にロードされる。ビット・
ブロック転送動作を実行する際には、終点論理回路４０
は中間レベルの記憶域として俤き、タスクが開始される
とき、パラメータをアドレス・カウント論理回路５０（
第６図）に送る。

Ｐ２　（１３８）のＹアドレス値をロードすると、画素
プロセッサ１８はタスクの実行を開始するよう合図され
る。この時点で、アドレス・カウント論理回路内のアド
レス・カウンタおよびパラメータ・カウンタはビット・
ブロック転送の幅ディメンシタンに沿ってビット・マツ
プ・メモリ位置のアクセスを開始し、ソース・アドレス
と宛先アドレスに交互にアクセスする。幅ディメンショ
ンに沿ったアクセス・ストリングが完了すると、次の線
を開始するため、アドレス・カウンタは自動的にカウン
トされ、再ロードされる。ビット・ブロック転送の下端
に達するまで、この処理が続く。アドレス・カウンタは
１０ビツトの画素アドレスを生成し、その上位８ビツト
はビット・マツプ・メモリ・アドレス２０として使用さ
れ、一方、低位２ビツト５６はＲＡＭ制御論理回路５２
（第６図）および組合せ論理回路５４内で画素復号ビッ
トとして使用される。組合せ論理回路５４は、ソース位
置から読み込まれたデータを受け取り、それを位置合わ
せして、宛先位置に記憶するために送り出す。

第７Ｂ図はライン描画タスクを示したものである。ライ
ン描画コマンドを実行するには、線の終点Ｐｉ　（１５
０）およびＰ２　（１５２）を終点論理回路４０（第６
図）にロードする。Ｐ２　（１５２）のＹアドレス値を
ロードすると、画素プロセッサ１８は実行を開始するよ
う合図される。この時点で、終点論理回路４０は、描こ
うとする線に関連スる種々のプレーゼンハム・パラメー
タの計算を開始する。この計算処理が終了すると、それ
らのパラメータはアドレス・カウント論理回路５０に送
られる。このライン描画タスクを実行するとき、アドレ
ス・カウント論理回路５０は線の各画素に対する画素ア
ドレスの生成を開始する。アドレスの上位８ビツトは前
と同様にビット・マツプ・アドレス２０として働く。画
素アドレスの下位２ビツト５６は、ＲＡＭ制御論理回路
５２に送られ、そこで、それらのビットを使って、線を
ビット・マツプに描き込むための適当な書込みイネーブ
ル信号が発生される。

第８Ａ図は、ビット・ブロック転送機能を示すソフトウ
ェア・フロー・ダイヤグラムである。画素プロセッサ１
８は、ステップ１６２で示すように、ビット・ブロック
転送終点を受け取るまで、遊休状態１６０にある。終点
をまだ受け取っていない場合、画素プロセッサ１８は遊
休状態ＩＥ３０に留まり、終点を探索する。終点を受け
取ると、画素プロセッサ１８はステップ１６４に進み、
内部ループおよび外部ループの値を計算する。ステップ
１６６で、増分されるＸ画素アドレスから内部ループの
増分が開始する。ステップ１６８で、内部ループが完了
したか否かについて判定が行なわれる。内部ループが完
了していない場合、プロセッサ１８はステップ１６６に
戻る。内部ループが完了している場合は、プロセッサ１
８はステップ１７０に進み、出力ループを増分し、Ｙ画
素を設定し、内部ループ・カウンタを再ロードする。ス
テップ１７２で、外部ループが完了したか否かについて
判定が行なわれる。外部ループが完了していない場合、
画素プロセッサ１８はステップ１６６に戻る。完了して
いる場合は、画素プロセッサは遊休状態１６０に戻る。

第８Ｂ図はプレーゼンハム・ライン描画アルゴリスムの
フロー・チャートである。プレーゼンハム・アルゴリズ
ムは、１９８２年にアディソン・ウニズリ−出版社から
刊行されたジェームズ・Ｄ・フォレーおよびアンドリー
ズ・ヴアン・ダムの前掲書「対話式コンピュータ・グラ
フィックスの基礎」に開示され、４３３〜４３５ページ
に記載されている。プレーゼンハム・アルゴリズムをご
く簡単に説明すると、このアルゴリズムは、画素のアレ
イ中での直線の近似を表わすには、この画素アレイのど
の画素を照明すればよいかを判定するものである。基本
的には、このアルゴリズムは２つの終点間の傾きを使っ
て、どの画素を活動化するべきかを示すのに使用される
一組のパラメータを決定する。第８Ｂ図で、画素プロセ
ッサ１８は、当初、線の終点を受け取るまで、遊休状態
１７４と判断状態の１７６の間をループする。線の端点
を受け取ると、画素プロセッサ１８はステップ１７８に
進み、初期エラー類■１、Ｉ２、および線長を計算する
。画素プロセッサ１８は次にステップ１８０に進み、エ
ラー類がＯよりも小さいかどうか判定する。小さくない
場合は、画素プロセッサ１８はステップ１８４に進み、
そこで、エラー類を１２に加え、Ｙ画素アドレスを増分
する。画素プロセッサ１８はステップ１８６に進み、Ｘ
画素を増分する。ステップ１８８で、全ての画素が処理
されたかどうか判定するため、判断が行なわれる。処理
されていない場合、画素プロセッサ１８はステップ１８
０に戻り、エラー類を調べる。

エラー類がＯよりも小さい場合、画素プロセッサ１８は
ステップ１８２に進み、定数１１をエラー類に加える。

画素プロセッサ１８は次に、前と同様にステップ１８６
に進む。全ての画素が処理されたと判定されると（ステ
ップ１８８）、画素プロセッサ１８は遊休状態１７４に
戻る。描こうとする線の傾きとその方向によって、どの
アドレス・カウンタが条件付きでカウントされるかが決
まることを理解されたい。

第６図で、制御論理回路４４は画素プロセッサ１８の内
部動作を制御する。制御論理回路４４は、バス１６に゛
よってシステム・プロセッサ１０およびディジタル信号
プロセッサ１４に接続されている。制御論理回路４４は
線６０を介して、第６図に示すその他の種々のブロック
に制御信号を供給する。第９図は制御論理回路４４の内
容をさらに詳細に示したものである。この制御論理回路
の第６図に示した部分は、コマンド・レジスタ、デコー
ダ回路およびタスク実行回路を含む機能制御回路４５と
して第９図に示したブロック４５である。

制御装置４５は制御デコーダ回路１００に接続されてい
る。制御装置４５は、さらにメモリ・サイクル調整ユニ
ット１０６およびメモリ・サイクル状態回路１０４に接
続されている。メモリ・サイクル調整ユニット１０８は
再生タイマ１０２に接続されている。第９図の回路の目
的は、メモリ・アクセス・セットアツプ・サイクルおよ
びメモリ・サイクル・タスクを実行することである。セ
ットアツプ・サイクル中に、アドレス、制御信号および
データは、次のメモリ・サイクルで転送されるように設
定される。メモリ（ビット・マツプ・メモリ２２）との
実際のインターフェースは、メモリ・サイクル・タスク
中に確立される。

制御回路４５はこれらのタスクの実行に対する動的制御
を行なう。制御装置４５に含まれる制御レジスタはバス
１６からロードされる。これらのレジスタは、画素プロ
セッサ１８による内部計算用のコマンドならびにビット
・マツプ・メモリ２２用のコマンドの両方をもたらす命
令を含んでいる。動作時には、ビット・マツプ・メモリ
２２用のコマンドと画素プロセッサ１８用のコマンドは
同時に実行される。好ましい実施例では、制御装置４５
は４つの命令レジスタを備え、さらに、これらの４つの
命令をループ方式で実行する制御回路を備えている。こ
の実施例では、読取り、書込み、ロード、記憶の４種類
の命令を実行することができる。読取り命令および書込
み命令は、画素プロセッサ１８を介してビット・マツプ
・メモリ２２とシステム・プロセッサ１０またはディジ
タル信号プロセッサ１６の間のデータ・アクセスを実行
する。ロード命令および記憶命令は、ビット・マツプ・
メモリ２２と画素プロセッサ１８の間の直接アクセスを
実行する。

命令が制御装置４５にロードされると、信号を線６０Ｄ
上で受け取ったときに実行が開始する。

この信号はブロック４０（第６図）から来たもので、全
てのデータがロードされたことを示す。実行される最初
の命令は、セットアツプ・サイクルおよびメモリ・サイ
クルの両方を必要とする。最初、制御論理回路４５は、
セットアツプが線７８上で進行中かどうか判定する。セ
ットアツプが進行中でない場合は、線７６を介してメモ
リ・サイクル調整ユニット１０８に送られる信号がセッ
トアツプ・サイクルを要求される。同様に、メモリ・サ
イクルの実行中、制御回路４５は、まず、線８２上の信
号を調べることにより、メモリ・サイクルが進行中かど
うか判定し、進行中でない場合は、線８０上に信号を供
給してメモリ・サイクルを開始する。セットアツプ・サ
イクルの実行中、セットアツプ制御信号が線９０上に供
給される。メモリ・サイクルの実行中、メモリ・サイク
ル制御信号が線９２上に供給される。ビット・ブロック
転送アルゴリズムまたはライン描画アルゴリズムの実行
中、制御回路４５は線６０Ｅを介して内部および外部ル
ープ・カウントを受け取る。線８４は、制御装置４５が
現在実行中の命令のタイプをメモリ・サイクル状態回路
１０４に供給する。

メモリ・サイクル調整ユニット１０６の機能は、ビット
・マツプ・メモリ２２、メモリ・リフレッシュ・サイク
ル、画面リフレッシュ・サイクル、セットアツプ・サイ
クル、メモリ・サイクルに対して時間を割り当て、メモ
リ・サイクルおよびセットアツプ・サイクルがいつ進行
中であるかを判定することである。メモリ・サイクル調
整ユニット１０６は、線７２および７４を介してメモリ
・サイクル状態回路１０４に接続され、開始信号を線７
２上に、完了信号を線７４上に供給する。メモリ・サイ
クル状態回路１０４はメモリ・サイクル状態出力を線７
０に供給して、制御デコーダ回路１００を駆動する。制
御デコーダ回路１００は実際にメモリ制御信号をビット
・マツプ・メモリ２２に供給する。さらに、制御デコー
ダ回路１００は、第６図に示すように、画素プロセッサ
１８の残りの機能ブロックに制御信号を供給する。

第９図に示すもう１つの機能はリフレッシュ・タイミン
グの機能である。タイマ１０２がメモリ・サイクル調整
ユニット１０６に接続されており、メモリ・リフレッシ
ュおよび画面リフレッシュが必要なときに信号を発生す
る。

第１０図は、命令の解読用および制御回路４５に含まれ
る制御レジスタ用のセットアツプ・サイクルおよびメモ
リ・サイクルの実行のタイミング・ダイヤグラムを示す
。時刻１２２で最初のコマンドが読み取られ、セットア
ツプ・サイクルが要求される。時刻１２３で、最初の命
令のセットアツプ・サイクルが開始される。時刻１２９
で、最初の命令のメモリ・サイクルの実行が行なわれる
（１２６）。最初の命令のメモリ・サイクルの実行と同
時に（１２６）、第２の命令のセットアツプ・サイクル
の実行が開始される（１２７）。

第１１図は制御回路４５の内容を示す。制御回路４５の
動作中、一定の制御信号データを維持するため、静的制
御レジスタと呼ばれる２つのレジスタ１４０および１４
１が制御回路４５に含まれている。これらの定数はバス
１６からロードされる。これらのレジスタは線９０およ
び９２を介して制御デコーダ１０６に出力を供給する（
第９図）。制御回路４５の中心は動的制御命令ファイル
１４８であり、４つの命令レジスタ１４８Ａ。

１４８Ｂ、１４８Ｇおよび１４８Ｄを含む。これら４つ
のレジスタ１４８Ａ−Ｄに含まれる命令の実行は、ルー
プ制御／タスク・シーケンサ回路１４４によって制御さ
れる。シーケンサ回路１４４は線６０Ｄ上でタスク実行
開始信号を、また線６０Ｅ上で内部ループ／外部ループ
・カウントを受け取る。さらに、シーケンサ回路１４４
はセットアツプ要求信号を線７６に、メモリ・サイクル
要求信号を線８０に供給する。シーケンサ回路１４４は
また、線７８上でセットアツプ許可信号を、線８２上で
メモリ・サイクル許可信号を受け取る。

動的制御命令ファイル１４８は３つのラッチ１５２．１
５’４および１５６に接続されている。命令が実行され
るとき、命令はまずシーケンサ回路１４４によってラッ
チ１５２にラッチされる。この命令のラッチの間に、シ
ーケンサ回路１４４は、それが線１４７を介するループ
命令かどうか判定する。レジスタ１４８からのデータは
、制御ワードＣＷＯが時刻１２２（第１０図）で読み取
られたとき、ラッチ１５０にラッチされる。ラッチ１５
０からのデータは、命令セットアツプ・サイクル１２３
の開始時にラッチ１５４に転送される。

ラッチ１５４からのデータは、命令メモリ・サイクル１
２９の開始時にラッチ１５６に転送される。

命令はラッチ１５４にラッチされる。ラッチ１５４内の
命令は、セットアツプ・サイクル制御信号を示す信号を
線９０に供給するビットを含んでいる。これらの信号は
制御デコーダ１６０（第９図）に供給される。次の一定
期間中に、ラッチ１５４にあった同じ命令がラッチ１５
６に転送されるとき、ラッチ１５６はメモリ・サイクル
制御信号を線９２上に供給し、さらに、メモリ・サイク
ル指定子を線８４を介してメモリ・サイクル状態機械に
供給する。したがって、ある一定期間中に、制御信号は
線９０および９２上に同時に供給される。

第１２図は、制御回路４５の動作を示す流れ図である。

第１２図で、制御回路４５は、線６０Ｄ上で開始信号を
受け取るまで、まず遊休状態３００に入る。線６０　Ｄ
　ｌで開始信号を受け取るまで、ステップ３０１および
３００が反復して実行される。開始信号を受け取ると、
ステップ３０２が実行され、特定のレジスタを初期設定
する。ステップ３０３で、制御回路は、線７８を調べて
、セットアツプ・サイクルが保留中であるかどうか判定
する。保留中である場合は、ステップ３０５が実行され
、そのサイクルが完了するまで制御装置は待つ。セット
アツプ・サイクルが保留中でない場合は、制御装置４５
はステップ３０４に進み、信号を線７６に載せることに
よりセットアツプ・サイクルを要求する。ステップ３０
７で、制御装置は、ラッチ（１５２）に含まれる命令が
ループ動作を必要とするかどうか判定する。必要としな
い場合は、ステップ３０６で命令カウンタが増分され、
セットアツプ・サイクルが線７８を介して許可されたか
どうか判定が行なわれる。セットアツプ・サイクルがま
だ許可されていない場合は、制御装置は、この処理が許
可されるまで、ステップ３１１で待つ。次に、制御装置
はステップ３１８に進み、そこで、システム・プロセッ
サ１０または信号プロセッサ１４からの要求によって特
定の制御回路が使用中かどうか判定する。使用中の場合
は、制御装置は、この回路が使用中でなくなるまで、ス
テップ３１９で待つ。ロード命令および記憶命令の実行
には、システム・プロセッサ１０または信号プロセッサ
１４によるインターフェースが不要であり、したがって
、ロード命令および記憶命令を実行するときは、制御装
置４５は常にこの状態をパスする。回路が信号プロセッ
サ１４またはシステム・プロセッサ１０との通信で占有
されていない場合、制御装置はステップ３２０に進み、
メモリ・サイクルを開始する。このことは、まず許可線
８２を調べて、メモリ・サイクルが進行中かどうか判定
することにより行なわれ、進行中でない場合は、線８０
４：に信号を載せることによってメモリ・サイクルが要
求される。制御装置は次にステップ３０３に戻る。

ループ命令が実行される場合はステップ３０７に戻り、
ステップ３０８で命令カウンタがクリアされて、この実
行がループされるようになる。ステップ３１０で、制御
装置は、カウンタ状態をテストできるという指示が出る
まで待つ。これらのカウンタはブロック５０（第６図）
に含まれ、ビット・ブロック転送アルゴリズムおよびラ
イン描画アルゴリズム用のアドレス・カウントを実行す
る。

ステップ３１２で、それをテストすべきときかどうかに
ついての判定が行なわれ、まだそのときてない場合は、
制御装置はループしてステップ３１０に戻る。カウンタ
をテストてきるときは、制御装置はステップ３１３に進
み、タスクが実行されたかどうか判定する。実行されて
いない場合は、制御装置はステップ３１５に進み、ビッ
ト・ブロック転送ラインが完了したかとうか判定する。

言い換えると、この転送の内部ループ・カウントが完了
したかどうか判定する。完了している場合は、ステップ
３１６で内部カウンタが再ロードされ、外部ループ・カ
ウンタが減分される。完了していない場合、またはステ
ップ３１６が実行された後で、制御装置は前述のステッ
プ３１８に進む。

ステップ３１３に戻って、タスクが完了している場合は
、制御装置は判断ステップ３１４に進み、制御装置４５
がシステム・プロセッサ１０と信号プロセッサ１４のど
ちらにインターフェース接続しているかを判定する。こ
の待ちステップ３１５は、前述のステップ３１９と同様
である。回路が使用中でない場合は、制御装置は、メモ
リ・サイクル初期設定時のステップ３２０と同様なステ
ップ３１７に進む。制御装置は次に遊休ステップ３００
に進む。

メモリ・サイクル状態回路１０４は、８つの状態の１つ
を順にとる。第１３図は、メモリ・サイクル状態回路１
０４の動作を示す流れ図である。

この状態回路１０４は、メモリ・サイクル調整ユニット
１０Ｅｉから線７２を介して信号を受け取るまで、まず
遊休状態のステップ３３０から開始する。ステップ３３
１でこの信号をいつ受け取ったか判定が行なわれる。信
号を受け取ると、メモリ状態回路１０４は５つの状態３
３２−３３６を順次発生する。ステップ３３７で、要求
されたサイクルがメモリ・リフレッシュ（Ｒ）サイクル
かどうかが判定される。メモリ・リフレッシュ・サイク
ルである場合、状態回路１０４は遊休状態３３０に戻り
、メモリ・リフレッシュ・サイクルでない場合は、状態
回路１０４はステップ３３８−３４０を発生する。メモ
リ状態回路１０４からのこれら８つの状態は、セットア
ツプ・サイクルおよびメモリ・アクセス・サイクルの両
方に対する情報をもたらすことを了解されたい。状態回
路１０４からの状態条件出力は線７０を介して制御デコ
ーダ１００に供給される。

第１４図はセットアツプ・サイクルの場合の８つの状態
の各々に対する制御デコーダ１００からの出力信号を示
す。状態１の間に、リセット線３５０は低下して、書込
みイネーブル制御信号に対するマスクをリセットする。

書込みイネーブル制御信号は、メモリ・アクセスのタイ
ミングを制御するだけでなく、供給されたデータのどの
ビットがメモリに書き込まれるかを制御するためにも使
用される。線３５１のセットアツプ・クロックならびに
線３５２上のラッチ信号が活動化される。

線３５２はラッチを活動化して、現在のアドレス、すな
わち、すぐに古くなるアドレスを記憶させる。

線３５３は７番目の状態の間に活動化され、計算された
新しいアドレスをラッチする。線３５４は状態２．３．
４および５の間活動状態にあり、アドレスの計算用の信
号を発生する。状態５の終りで、線３５６はカウンタが
このときテストできることを示すテスト信号を制御装置
４５に供給する（すなわち、第１２図のステップ３１２
）。ステップ３５７で、クリア信号が状態２の間活動状
態になって、線７８上に許可信号を供給する。

読取り、書込み、ロード、記憶等の命令はすべてセット
アツプ・サイクルを含んでいる。全てのセットアツプ・
サイクルは、第１４図のタイミング・ダイヤグラムに従
って実行される。読取り命令および書込み命令は信号プ
ロセッサ１４またはシステム・プロセッサ１０のいずれ
かに対するアクセスを必要とする。ロード命令および記
憶命令は画素プロセッサ１８とビット・メモリ２２の間
のアクティビティを必要とするだけである。第１５図は
、読取り、書込み、ロード、記憶命令の実行を示す流れ
図である。読取り命令および書込み命令はロードおよび
記憶を含むが、システム・プロセッサ１０または信号プ
ロセッサ１４に対するインターフェース接続も必要とす
るので、混乱を避けるため、ロード命令および記憶命令
についてのみ考察する。

ロード命令および記憶命令のタイミング・ダイヤグラム
を第１ｅ図および第１７図に示す。これらのサイクルは
第１４図のセットアツプ・サイクル・タイミングに類似
していることを理解されたい。ただし、制御デコーダ１
００から供給される　、制御信号は、メモリ・サイクル
状態回路１０４の状態の結果として第１６図および第１
７図に示す通りである。第１６図を参照すると、２つの
行アドレス・ストローブ・タイミング信号３６０および
３６１と２つの列アドレス・ストローブ・タイミング信
号３６２および３６３が、ビット・マツプ・メモリにア
クセスするために供給される。線３６４は、データをメ
モリから画素プロセッサ１８に送るために設けられてい
る。線３６５はデータ・ラッチ信号線である。線３６６
はメモリ・サイクル許可を線８２上に供給する。線３６
７は行アドレス信号および列アドレス信号が使用可能か
どうかを示す。線３６８は列および行アドレスの計算で
使用される。

第１７図は記憶サイクルのタイミング・ダイヤグラムで
あり、第１６図に類似しているので、これ以上考察しな
い。

第１８図は、制御レジスタ１４８に含まれる命令のビッ
ト・フォーマット・リストである。ビット位置３５０は
、命令がループ命令であるか否かを指定する。これは第
１２図の判断ステップ３０７で使用される。ビット位置
３５２は命令のタイプ、すなわち、読取り、書込み、ロ
ードまたは記憶を指定する。これは信号を線８４（第９
図）上に供給するために使用される。ビット位置３５３
は、データ経路組合せ論理５４で活動化されるデータ経
路を指定する。

第１９図は静的制御レジスタ１４０の内容のビット・フ
ォーマットを示す。これらのビットは、線９０を介して
制御デコーダ１００（第９図）にセットアツプ・サイク
ル用の情報を供給する。

第２０図は静的制御レジスタ１４１のデータ・フォーマ
ットを示す。これらのビットはメモリ・サイクル制御線
９２を介した制御デコーダ１００に対するメモリ・アク
セスのタイプを指定する。

第２１図はソース領域３６０から宛先領域３６２への情
報のビット・ブロック転送を示す。第２２図は第２１図
のこの転送を行なうための制御命令レジスタ１４８の内
容を示す。ループ状に動作する命令３６４および３６６
で示されるような２つの命令が必要である。静的制御レ
ジスタ１４０および１４１の内容をブロック３６８に示
す。

第２３図は単一ライン３７０の描画を示す。第２４図で
、これは、３７２として示す命令から成る制御レジスタ
１４８中で単一命令によって行なわれる。静的制御レジ
スタ１４０および１４１の内容をブロック３７４に示す
。

第２５Ａ図は、論理演算３８０で組み合わされて宛先領
域３８２をもたらす２つのソース領域３７６および３７
８を含む、ビット・ブロック転送動作を示す。３７６′
および３７８′のラインをＯＲ演算で組み合わせて合成
画面３８２１を生じる例を第２５Ｂ図に示す。このタス
クを実行するため、動的制御レジスタ命令を第２６図に
ブロック３８４．３８６および３８８として示す。静的
制御レジスタ１４０および１４１の内容をブロック４０
０に示す。

【図面の簡単な説明】

第１図は、プロセッサおよびモニタに接続された表示装
置アダプタを示すブロック・ダイヤグラムである。 第２図は、ビット・マツプ・メモリ２２の構成を示すダ
イヤグラムである。 第３図は、画素プロセッサ１８からビット・マツプ・メ
モリ２２に供給されるタイミング制御信号を示すタイミ
ング・ダイヤグラムである。 第４図は、格子表示装置上における４×４画素マトリッ
クスの表示を示す表示画面の一部の説明図である。 第５図は、４×４画素マトリックスに対するアドレス規
則を示す説明図である。 第６図は、画素プロセッサのブロック・ダイヤグラムで
ある。 第７Ａ図は、ビット・ブロック転送を示す説明図である
。 第７Ｂ図は、ライン描画機能を示す説明図である。 第８Ａ図は、ビット・ブロック転送機能タスクのための
流れ図である。 第８Ｂ図は、ライン描画タスクのための流れ図である。 第０図は、画素プロセッサ１８の制御回路のブロック・
ダイヤグラムである。 第１０図は、セットアツプ・サイクルおよびメモリ・サ
イクルの同時実行を示すタイミング・ダイヤグラムであ
る。 第１１図は、画素プロセッサ１８の制御回路４５の一部
のブロック・ダイヤグラムである。 第１２図は、第１１図の制御回路の動作を示す流れ図で
ある。 第１３図は、メモリ・サイクル状態回路１０４の動作を
示す流れ図である。 第１４図は、セットアツプ・サイクルの場合に画素プロ
セッサ１８により発生される制御信号を示すタイミング
・ダイヤグラムである。 第１５図は、読取り、ロード、書込みおよび記憶命令を
実行するための制御回路の動作を示す流れ図である。 第１６図は、メモリ・サイクル・ロードの場合に画素プ
ロセッサ１８の制御回路により発生される制御信号を示
すタイミング・ダイヤグラムである。 第１７図は、メモリ・サイクル記憶の場合に画素プロセ
ッサ１８の制御回路により発生される制御信号を示すタ
イミング・ダイヤグラムである。 第１８図は、制御命令のためのビット・フォーマットで
ある。 第１９図は、第１の静的制御レジスタのためのビット・
フォーマットである。 第２０図は、第２の静的制御レジスタのためのビット・
フォーマットである。 第２１図は、ビット・ブロック転送を示す説明図である
。 第２２図は、ビット・ブロック転送の実行のための命令
および静的制御レジスタの内容を示す説明図である。 第２３図はライン描画機能を示す説明図である。 第２４図は、ライン描画機能の実行のための命令および
静的制御レジスタの内容を示す説明図である。 第２５Ａ図は、２つのビット・ブロックの論理的組合せ
を含むビット・ブロック転送を示す説明図である。 第２５Ｂ図は、第２５Ａ図に示すビット・ブロック転送
の実際のＯＲ演算を示す説明図である。 第２６図は、第２５Ａ図および第２５Ｂ図に示すビット
・ブロック転送を実行するための命令および静的制御レ
ジスタの内容を示す説明図である。 １０・・・・システム・プロセッサ、１２Ａ・・・・命
令ＲＡＭ１１２Ｂ・・・・データＲＡＭ１１３・・・・
ＦＩＦＯバッファ、１４・・・・ディジタル信号プロセ
ッサ、１５・・・・ＲＯＭ１１７・・・・表示装置アダ
プタ回路、１８・・・・画素プロセッサ、２１・・・・
ハードウェア・カーソル、２２・・・・ビット・マツプ
・メモリ、２６・・・・ビデオ・ステージ、３０・・・
・ビデオ・モニタ。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　岡　　１）　次　　生（外１名） 画素メモリ・モジュールアドレス ４４４＼）　行７）、い訃ヨーッ・・２４４６＼ｒ＼　
行マドレスストローブ３４４８＼Ｉ＼　別アドレス・ス
トローブ°　０４２０Ｖ−効１マド′し人ストローブ４
４２２Ｎヘ　ン１Ｊ″？ド°レス・ストローブ２４２４
、ｆ−ジ弓マドレス・ストローフ゛３第８図 第２１図 第２８図 Ｌ　　　　　　　　Ｊ −−□　　　　　’１ リ　　　　　　　　　　　区

Claims (3)

【特許請求の範囲】
1. （１）一定期間内に外部装置コマンドを実行する外部装
   置と、 該外部装置に接続され、インストラクションからコマン
   ドを上記外部装置に与え、上記外部装置コマンドの実行
   と同時に上記インストラクションからの他のコマンドを
   内部的に実行するプロセッサ手段とを備えた処理システ
   ム。
2. （２）上記内部的に実行されるコマンドは、上記外部装
   置による外部装置コマンドの実行の間に上記プロセッサ
   手段内で連続して実行されることを特徴とする特許請求
   の範囲第（１）項記載の処理システム。
3. （３）表示すべきグラフィック情報を計算するシステム
   ・プロセッサ手段と、 該システム・プロセッサ手段に接続され、上記グラフィ
   ック情報を受け取り、表示のための画素該グラフィック
   ・プロセッサ手段に接続され、上記画素データを受け取
   り記憶するグラフィック・メモリ手段と、 該グラフィック・メモリ手段に接続され該手段からの上
   記画素データを表示する手段とを備え、上記グラフィッ
   ク・メモリ手段は、単一の一定期間の間にメモリ・コマ
   ンドを実行し上記画素データを記憶しそして取り出す手
   段を含み、上記グラフィック・プロセッサ手段は、一連
   の上記メモリ・コマンドを与える手段ならびに上記メモ
   リ・コマンドをそれぞれ指定すると共に、上記グラフィ
   ック・メモリ手段による上記メモリ・コマンドの実行と
   同時に上記グラフィック・プロセッサ手段が行なう内部
   動作を示す少なくとも１つの内部コマンドをそれぞれ指
   定するイスンストラクションを実行する手段を含むこと
   を特徴とする処理システム。