JP3313527B2 - グラフィックスコントローラおよびピクセルデータ転送システム - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はグラフィックスコント
ローラに関し、特にビデオメモリにデータを転送して図
形を描画する描画装置を有し、コンピュータのディスプ
レイモニタを制御するグラフィックスコントローラ、お
よびピクセルデータ転送システムに関する。

【０００２】

【従来の技術】近年、携帯可能なラップトップタイプま
たはノートブックタイプのポータブルパーソナルコンピ
ュータが種々開発されている。従来、この種のパーソナ
ルコンピュータに使用されるグラフィックスコントロー
ラには、直線などの基本図形の作成、領域の塗り潰しと
いった描画機能が設けられている。これら描画機能の
内、直線の描画は、グラフィックスコントローラ内に設
けられたライン描画回路によって実行される。

【０００３】ホストＣＰＵから直線の描画が要求された
時、ライン描画回路は、その直線の始点座標から終点座
標までの２次元座標値をピクセル毎に算出しながら、ピ
クセル単位で描画データをビデオメモリに転送する。こ
のような描画処理は、描画対象の直線が水平ラインであ
っても同様にして行われる。

【０００４】水平ラインの描画においては、ビデオメモ
リ上における隣り合うピクセルのリニアアドレスは連続
している。このため、原理的には、１回のメモリ転送サ
イクルで複数ピクセル分の画像データをまとめてビデオ
メモリに転送できるはずである。

【０００５】しかしながら、従来のライン描画回路で
は、前述したように水平ラインと他のラインとの区別は
されておらず、どの様なラインを描画する場合でも１回
のデータ転送サイクルで転送されるのは常に１ピクセル
である。このため、水平ラインの描画においても、他の
ラインの描画と同様に、そのラインを構成するピクセル
数だけデータ転送サイクルを何度も繰り返し実行する必
要があり、描画に多くの時間がかかる欠点があった。

【０００６】

【発明が解決しようとする課題】従来のライン描画回路
では、２次元座標値をピクセル毎に算出しながら、ピク
セル単位で描画データがビデオメモリに転送される。こ
のため、１回のデータ転送サイクルで転送されるのは常
に１ピクセルである。従って、水平ラインの描画におい
ても、その水平ラインを構成するピクセル数だけデータ
転送サイクルを何度も繰り返し実行する必要があり、描
画に多くの時間がかかる欠点があった。

【０００７】この発明はこのような点に鑑みてなされた
もので、描画対象の直線が水平ライン成分を含む場合に
はその水平ラインを構成するピクセルデータをまとめて
転送できるようにし、直線の描画速度を大幅に向上する
ことができるグラフィクスコントローラ、およびピクセ
ルデータ転送システムを提供することを目的とする。

【０００８】

【課題を解決するための手段および作用】この発明は、
ビデオメモリへの描画機能を有し、コンピュータのディ
スプレイモニタを制御するグラフィックスコントローラ
において、ＢＩＴブロック転送のためのパラメタ値に含
まれる始点座標、幅、および高さによって指定されるビ
デオメモリ上の矩形領域に画像データを転送するＢＩＴ
ブロック転送手段と、ホストシステムからのライン描画
コマンドで直線の描画が指定されたとき、当該ライン描
画コマンドで描画指定された直線の中に含まれる水平ラ
イン線分を検出する手段と、検出された各水平ライン線
分毎にその始点座標およびピクセル数を検出する手段
と、前記検出された各水平ライン線分毎に、その始点座
標、ピクセル数、および線幅を示すラインパラメタを、
ＢＩＴブロック転送用の矩形領域の始点座標、幅、およ
び高さを示すパラメタ値に変換するパラメタ変換手段
と、前記パラメタ変換手段によって前記各水平ライン線
分毎に得られたＢＩＴブロック転送用のパラメタ値を前
記ＢＩＴブロック転送手段に出力することにより、前記
各水平ライン線分毎に、それを構成するピクセル数に相
当する複数の画像データを前記ビデオメモリ上の連続す
る番地に書き込むブロック転送を前記ＢＩＴブロック転
送手段に実行させる手段とを具備することを特徴とす
る。

【０００９】このグラフィックスコントローラにおいて
は、ホストシステムから描画要求された直線の中に水平
ライン線分が含まれていると、その水平ライン線分が検
出される。例えば、水平ラインの描画が要求された場合
には、その要求された水平ライン全体が水平ライン線分
として検出される。また、ある傾きを持った直線の描画
が要求された場合には、通常、その直線は垂直座標値が
互いに異なる複数の水平ライン線分から構成されている
ので、それら複数の水平ライン線分がそれぞれ検出され
ることによる。そして、各水平ライン線分のピクセル数
が計数され、水平ライン線分毎にそれを構成するピクセ
ル数に相当する複数の描画データがビデオメモリにまと
めて転送される。

【００１０】従って、ピクセル単位でビデオメモリに転
送する従来のグラフィックスコントローラよりも直線描
画の性能を大幅に向上することができる。また、水平ラ
イン線分を検出する手段には、ブレゼンハムのアルゴミ
ズムを用いて前記直線を描画するための座標値をピクセ
ル毎に算出して、垂直座標が変化するピクセル位置を検
出する手段を利用することができる。ブレゼンハムのア
ルゴミズムは、現在の座標値（Ｘ，Ｙ）の次の座標値を
（Ｘ＋１，Ｙ）と（Ｘ＋１，Ｙ＋１）のどちらにするか
をピクセル毎に決定していくという座標値生成のための
アルゴリズムであり、（Ｘ＋１，Ｙ）と（Ｘ＋１，Ｙ＋
１）のどちらにするかはブレゼンハムエラーターム
（Ｅ）の値によって決定される。ブレゼンハムエラータ
ーム（Ｅ）≧０であれば、（Ｘ＋１，Ｙ＋１）が選択さ
れる。したがって、このブレゼンハムエラーターム
（Ｅ）の値によって、直線中においてＹ座標が変化する
ピクセル位置を検出することができる。

【００１１】また、水平ライン線分を指定するラインパ
ラメタの値をＢＩＴブロック転送のためのパラメタ値に
変換する手段を設けることにより、水平ライン線分を構
成するピクセルのブロック転送を通常のＢＩＴブロック
転送回路を利用して行うことができる。ＢＩＴブロック
転送は通常のグラフィクスコントローラがサポートする
基本機能であるので、このＢＩＴブロック転送を利用す
ることにより、専用ハードウェアを設ける事なく、水平
ライン線分を構成するピクセルをブロック転送すること
ができる。

【００１２】

【実施例】以下、図面を参照してこの発明の実施例を説
明する。図１には、この発明の一実施例に係わるグラフ
ィックスコントローラを利用した表示制御サブシステム
の全体の構成が示されている。この表示制御サブシステ
ム４は、ＸＧＡ仕様に準拠したものであり、ポータブル
コンピュータ本体に標準装備されるフラットパネルディ
スプレイ４０およびポータブルコンピュータ本体に着脱
自在に接続されるカラーＣＲＴディスプレイ５０双方に
対する表示制御を行なう。表示制御サブシステム４は、
図示のように、ＶＬバスやＰＣＩバスなどのローカルバ
ス３に接続されている。

【００１３】表示制御サブシステム４には、グラフィッ
クスコントローラ１０、およびビデオメモリ３０が設け
られている。これらグラフィックスコントローラ１０お
よびビデオメモリ３０は、ポータブルコンピュータのシ
ステムポード上に搭載されている。

【００１４】グラフィックスコントローラ１０はゲート
アレイによって実現される１個のＬＳＩであり、この表
示制御システム４の主要部を成す。このグラフィックス
コントローラ１０は、ホストＣＰＵ１からの指示に従っ
てフラットパネルディスプレイ４０およびカラーＣＲＴ
ディスプレイ５０を制御する。また、このグラフィック
スコントローラ１０は、バスマスタとして機能し、シス
テムメモリ２を直接アクセスすることができる。

【００１５】ビデオメモリ３０は、フラットパネルディ
スプレイ４０またはカラーＣＲＴディスプレイ５０に表
示すべき画面イメージを格納するビットマップメモリで
ある。このビデオメモリ３０は例えばシンクロナスＤＲ
ＡＭから構成されている。シンクロナスＤＲＡＭは、ク
ロック同期式オペレーション、コマンドによる動作モー
ド制御、２バンクメモレセルアレイ構成という特徴を持
つメモリである。ビデオメモリ３０は、例えば、２５６
Ｋ×１６ビット構成のシンクロナスＤＲＡＭチップを２
個並列接続することによって実現できる。この場合、３
２ビット幅単位でデータのリード／ライトが行なわれ
る。

【００１６】ＸＧＡ仕様に適合したアプリケーションプ
ログラム等で作成されたイメージデータは、パックドピ
クセル方式によってビデオメモリ３０に格納される。こ
のパックドピクセル方式は、メモリ上の連続する複数の
ビットで１画素を表す色情報マッピング形式であり、例
えば、１画素を１，２，４，８，１６、または２４ビッ
トで表す方式が採用されている。一方、ＶＧＡ仕様のイ
メージデータは、ＶＧＡ仕様に適合したアプリケーショ
ンプログラム等で作成されるものであり、メモリプレー
ン方式によってビデオメモリ３０に格納される。このメ
モリプレーン方式は、メモリ領域を同一アドレスで指定
される複数のプレーンに分割し、これらプレーンに各画
素の色情報を割り当てる方式である。例えば、４プレー
ンを持つ場合には、１画素は、各プレーン毎に１ビット
づつの合計４ビットのデータによって表現される。

【００１７】また、ビデオメモリ３０には、テキストデ
ータも格納される。１文字分のテキストデータは、ＸＧ
Ａ、ＶＧＡのどちらの仕様においても，８ビットのコー
ドと８ビットのアトリビュートからなる合計２バイトの
サイズを持つ。アトリビュートは、フォアグランドの色
を指定する４ビットデータとバックグランドの色を指定
する４ビットデータから構成されている。

【００１８】グラフィックスコントローラ１０は、レジ
スタ制御回路１１、システムバスインターフェース１
２、グラフィクスアクセラレータ１３、メモリ制御回路
１４、ＣＲＴコントローラ（ＣＲＴＣ）１６、スプライ
トメモリ１９、シリアライザ２０、ラッチ回路２１、フ
ォアグランド／バックグランドマルチプレクサ２２、グ
ラフィック／テキストマルチプレクサ２３、カラーパレ
ット制御回路２４、スプライトカラーレジスタ２５、Ｃ
ＲＴビデオマルチプレクサ２６、スプライト制御回路２
７、フラットパネルエミュレーション回路２８、および
ＤＡＣ（Ｄ／Ａコンバータ）３５から構成されている。

【００１９】レジスタ制御回路１１は、システムバスイ
ンターフェース１２を介してローカルバス３からのアド
レスおよびデータを受けとり、アドレスのデコード、お
よびそのデコード結果によって指定される各種レジスタ
に対するリード／ライト制御を行なう。

【００２０】システムバスインターフェース１２は、ロ
ーカルバス３を介してホストＣＰＵ１とのインターフェ
ース制御を行なうものであり、バースト転送をサポート
している。さらに、システムバスインターフェース１２
には、キャッシュ１２１が内蔵されている。このキャッ
シュ１２１は、ＣＰＵ１やアクセラレータ１３とビデオ
メモリ３０との間のイメージデータの転送を高速にする
ために利用されるものであり、ビデオメモリ３０のイメ
ージデータの一部を保持する。ＣＰＵ１やアクセラレー
タ１３によってリード要求されたイメージデータがキャ
ッシュ１２１に存在する場合は、そのキャッシュ１２１
からイメージデータが読み出されてＣＰＵ１またはアク
セラレータ１３に転送される。この場合、ビデオメモリ
３０はリードアクセスされない。

【００２１】グラフィクスアクセラレータ１３は、ＣＰ
Ｕ１からの指示に応答して、ビデオメモリ３０中のイメ
ージデータに対してさまざまな描画機能を提供する。こ
のアクセラレータ１３は、ＢｉｔＢｌｔ（ｂｉｔ ｂｌ
ｏｃｋ ｔｒａｎｓｆｅｒ）等の画素のブロック転送、
線描画、円弧描画、領域の塗りつぶし、画素間の論理／
算術演算、画面の切り出し、マップのマスク、Ｘ−Ｙ座
標でのアドレッシング、ページングによるメモリ管理機
能等を有している。

【００２２】このアクセラレータ１３は、図２に示され
ているように、コプロレジスタ１３１、Ｘ−Ｙアドレス
発生ユニット１３２、リニアアドレス変換ユニット１３
３、データ転送制御ユニット１３４、ページングユニッ
ト１３５、および演算ユニット（ＡＬＵ）１３６から構
成されている。

【００２３】コプロレジスタ１３１は、ＣＰＵ１によっ
てアクセス可能な複数のＩ／Ｏレジスタを備えている。
これら各レジスタには、アクセラレータ１３の描画機能
を使用するためのパラメタ値などがセットされる。

【００２４】Ｘ−Ｙアドレス発生ユニット１３２は、Ｂ
ｉｔＢｌｔによって転送される矩形領域アクセスまたは
線描画などのためのＸ−Ｙの２次元アドレスを発生す
る。この場合、線描画のためのＸ−Ｙアドレスは、Ｘ−
Ｙアドレス発生ユニット１３２内蔵のライン描画回路１
３２ａによって算出される。このライン描画回路１３２
ａには、ライン描画速度を向上するために、描画対象の
ラインからそれに含まれる水平ライン成分を検出し、そ
の水平ライン単位でビデオメモリ３０へのデータ転送を
データ転送制御ユニット１３４に実行させるためのロジ
ックが組み込まれている。この場合、転送要求は信号Ｔ
ＲＲＱ（Ｔｒａｎｓｆｅｒ ｒｅｑｕｅｓｔ）によって
ライン描画回路１３２ａからデータ転送制御ユニット１
３４に通知され、その時の転送ピクセル数はＮＯＰＥＬ
（Ｎｕｍｂｅｒ ｏｆ ｐｉｘｅｌｔｏ ｔｒａｎｓｆ
ｅｒ）によって指示される。ここで、実際には、ＮＯＰ
ＥＬは、転送ピクセル数−１を示している。

【００２５】このライン描画回路１３２ａの構成はこの
発明の特徴とする部分であり、その詳細は図３以降で説
明する。リニアアドレス変換ユニット１３３は、セグメ
ンテーションなどを用いてＸ−Ｙアドレスをメモリアク
セスのためのリニアアドレス（物理アドレス）に変換す
る。この場合、リニアアドレス変換ユニット１３３によ
るリニアアドレス変換処理は、スタートアドレスについ
てのみ行われ、それに後続するアドレスについてはデー
タ転送制御ユニット１３４のリニアアドレス制御ユニッ
ト１３４ａによって実行される。ページングユニット１
３５は、ＣＰＵ１と同じ仮想記憶機構をサポートするた
めのものであり、ページング有効時にはリニアアドレス
変換ユニット１３３またはリニアアドレス制御ユニット
１３４ａが作ったリニアアドレスをページングによって
実アドレスに変換する。この変換では、アドレス変換バ
ッファ（ＴＬＢ）が使用される。また、ページング無効
時にはリニアアドレスをそのまま実アドレスとして出力
する。

【００２６】データ転送制御ユニット１３４は、システ
ムメモリ２およびビデオメモリ３０それぞれとの間のデ
ータ転送制御を行なうものであり、前述のリニアドレス
制御ユニット１３４ａに加え、システムメモリインタフ
ェース１３４ｂ、およびピクセルデータ制御ユニット１
３４ｃを備えている。

【００２７】ピクセルデータ制御ユニット１３４ｃは、
シフト回路２０１、およびデータバッファ２０２を備え
ており、シフト、論理算術演算、ビットマスク、カラー
比較等のピクセルデータ演算、およびＶＧＡ互換のＢｉ
ｔＢｉｔ機能をサポートする。論理算術演算は、ＡＬＵ
１３６と共同して行われる。

【００２８】図１のメモリ制御回路１４は、ビデオメモ
リ３０をアクセス制御するためのものであり、ＣＰＵ
１、およびアクセラレータ１３からのイメージデータの
リード／ライト要求に従ってビデオメモリ３０をリード
／ライトアクセスすると共に、ＣＲＴＣ１６からの表示
アドレスに従って、画面リフレッシュのためにビデオメ
モリ３０をリードアクセスする。

【００２９】このメモリ制御回路１４には、シンクロナ
スＤＲＡＭに対するアクセス効率を高めるためのアドレ
ス制御ロジックおよひコマンド制御ロジックが組み込ま
れている。これらロジックは、プリチャージサイクルの
挿入無しでシンクロナスＤＲＡＭに対する複数回のリー
ド／ライトサイクルを連続して実行することを可能す
る。また、メモリ制御回路１４は、アドレスカウンタを
内蔵しており、リードアドレスをスタートアドレスとし
てそれに続く複数の番地に対してデータを連続してリー
ド／ライトするバースト転送機能を有している。

【００３０】メモリ制御回路１４とビデオメモリ３０間
のデータバス幅は、ローカルバス３のデータ転送幅と同
じ、例えば３２ビットに設定されている。ＣＲＴコント
ローラ１６、スプライトメモリ１９、シリアライザ２
０、ラッチ回路２１、フォアグランド／バックグランド
マルチプレクサ２２、グラフィック／テキストマルチプ
レクサ２３、カラーパレット制御回路２４、スプライト
カラーレジスタ２５、ＣＲＴビデオマルチプレクサ２
６、スプライト制御回路２７、フラットパネルエミュレ
ーション回路２８、およびＤＡＣ（Ｄ／Ａコンバータ）
３５は、画面リフレッシシュのために、ビデオメモリ３
０からイメージデータをリードしてそれをビデオ信号に
変換する表示制御回路を構成する。

【００３１】ＣＲＴコントローラ（ＣＲＴＣ）１６は、
フラットパネルディスプレイ４０またはＣＲＴディスプ
レイ５０を制御するための各種表示タイミング信号（水
平同期信号、垂直同期信号等）や、ビデオメモリ３０か
ら画面表示すべきイメージデータを読み出すための表示
アドレスを発生する。

【００３２】スプライトメモリ１９には、グラフィクス
モードではスプライトデータ、テキストモードではフォ
ントが書き込まれる。テキストモードでは、ビデオメモ
リ３０から読み出されたテキストデータのコードがイン
デックスとしてスプライトメモリ１９に供給され、その
コードに対応するフォントが読み出される。

【００３３】シリアライザ２０は、ビデオメモリ３０か
ら読み出された複数画素分のパラレルピクセルデータを
ピクセル単位（シリアル）に分割して出力するためのパ
ラレル／シリアル変換回路であり、グラフィクスモード
では、ビデオメモリ３０から読み出されるイメージデー
タとスプライトメモリ１９から読み出されるスプライト
データをそれぞれパラレル／シリアル変換し、テキスト
モードでは、スプライトメモリ１９から読み出されるフ
ォントデータをパラレル／シリアル変換する。

【００３４】ラッチ回路２１は、コードデータからフォ
ントデータへの変換の遅れ時間だけアトリビュートの出
力タイミングを遅延させるためのものであり、テキスト
モードにおいてビデオメモリ３０から読み出されるテキ
ストデータのアトリビュートを保持する。フォアグラン
ド／バックグランドマルチプレクサ２２は、テキストモ
ードにおいてアトリビュートのフォアグランド色（前面
色）／バックグランド色（背景色）の一方を選択する。
この選択は、シリアライザ２０から出力されるフォント
データの値“１”（フォアグランド），“０”（バック
グランド）によって制御される。グラフィックス／テキ
ストマルチプレクサ２３は、グラフィックスモードとテ
キストモードの切替えを行なうためのものであり、グラ
フィックスモードにおいてはシリアライザ２０から出力
されるメモリデータを選択し、テキストモードにおいて
はフォアグランド／バックグランドマルチプレクサ２２
の出力を選択する。

【００３５】カラーパレット制御回路２４は、グラフィ
ックスまたはテキストデータの色変換を行なうためのも
のである。このカラーパレット制御回路２４は、２段構
成のカラーパレットテーブルを備えている。第１のカラ
ーパレットテーブルは、１６個のカラーパレットレジス
タから構成されている。各カラーパレットレジスタに
は、６ビットのカラーパレットデータが格納されてい
る。第２のカラーパレットテーブルは、２５６個のカラ
ーパレットレジスタから構成されている。各カラーパレ
ットレジスタには、Ｒ，Ｇ，Ｂそれぞれ８ビットから構
成される２４ビットのカラーデータが格納されている。

【００３６】グラフィックスモードにおいては、８ビッ
ト／ピクセルのＸＧＡ仕様のメモリデータは、第１のカ
ラーパレットテーブルを介さずに、第２のカラーパレッ
トテーブルに直接送られ、そこでＲ，Ｇ，Ｂそれぞれ８
ビットから構成されるカラーデータに変換される。ま
た、４ビット／ピクセルのＶＧＡ仕様のメモリデータ
は、まず第１のカラーパレットテーブルに送られ、そこ
で６ビットのカラーデータに変換されて出力される。そ
して、この６ビットのカラーデータには、カラーパレッ
ト制御回路１９内蔵のカラー選択レジスタから出力され
る２ビットデータが加えられ、これにより合計８ビット
のカラーデータとなる。この後、その８ビットのカラー
データは、第２のカラーパレットテーブルに送られ、そ
こでＲ，Ｇ，Ｂそれぞれ８ビットから構成されるカラー
データに変換される。

【００３７】一方、テキストモードにおいては、ＸＧ
Ａ，ＶＧＡどちらの仕様のテキストデータも、第１およ
び第２の２段のカラーパレットテーブルを介して、Ｒ，
Ｇ，Ｂそれぞれ８ビットから構成されるカラーデータに
変換される。

【００３８】また、ＸＧＡのグラフィクスモードにおい
ては、１画素が１６ビットまたは２４ビットから構成さ
れるダイレクトカラーモードがあり、この場合には、そ
のピクセルデータは、カラーパレット制御回路２４を介
さずに、ＣＲＴビデオマルチプレクサ２６に直接供給さ
れる。

【００３９】スプライトカラーレジスタ２５は、ハード
ウェアカーソルなどのスプライト表示色を指定するスプ
ライト表示データを格納する。ＣＲＴビデオマルチプレ
クサ２６は、ＣＲＴビデオ表示出力を選択するものであ
り、カラーパレット制御回路２４の出力、シリアライザ
２０からのダイレクトカラー出力、スプライト表示デー
タ、または外部ビデオデータの選択を行なう。この選択
動作は、ＣＲＴＣ１６からの表示タイミング信号によっ
て制御される。外部ビデオデータは、例えば表示制御シ
ステム４の外部から入力される動画などのビデオデータ
である。スプライト制御回路２７は、シリアライザ２０
によってパラレル／シリアル変換されたスプライトデー
タに従ってスプライトカラーレジスタ２５のスプライト
表示データを出力する。

【００４０】フラットパネルエミュレーション回路２８
は、ＣＲＴビデオ出力を変換してフラットパネルディス
プレイ４０用のフラットビデオデータを生成する。ＤＡ
Ｃ３５は、ＣＲＴビデオマルチプレクサ２６から出力さ
れるＣＲＴビデオデータをアナログＲ，Ｇ，Ｂ信号に変
換してＣＲＴディスプレイ５０に供給する。

【００４１】次に、図３を参照して、アクセラレータ１
３に設けられたライン描画回路１３２ａの具体的な構成
を説明する。ライン描画回路１３２ａは、直線の描画が
指定された時、その直線の中に含まれる水平ライン線分
をブレゼンハムアルコリズムのエラータームを用いて検
出し、その水平ライン線分毎に転送ピクセル数（ＮＯＰ
ＥＬ）を算出する構成であり、図示のように、転送先Ｘ
−Ｙアドレス演算回路２０１、制御回路２０２、ピクセ
ルカウント（ＰＣＮＴ）回路２０３、およびブレゼンハ
ムエラーターム演算回路２０４を備えている。

【００４２】これら各回路の動作を分かり易くするため
に、まず、ブレゼンハムのアルゴリズムを用いた転送先
Ｘ−Ｙアドレス（ＤＸ，ＤＹ）の算出原理を説明する。
ブレゼンハムのアルゴリズムは、ライン描画機能を実行
するために使用されるアルゴリズムであり、現在の座標
値（Ｘ，Ｙ）の次の座標値を、（Ｘ＋１，Ｙ）と（Ｘ＋
１，Ｙ＋１）のどちらにするかをピクセル毎に決定し、
これにより始点座標と終点座標間を結ぶ各ピクセルの座
標値を求める。このアルゴリズムでは、第１オクタント
（オクタント０）に正規化された次の３つのパラメタが
使用される。

【００４３】１．ブレゼンハムエラータ−ムＥ ｛ Ｅ＝２×ｄｅｌｔａＹ−ｄｅｌｔａＸ｝ ２．ブレゼンハム定数Ｋ１ ｛Ｋ１＝２×ｄｅｌｔａＹ｝ ３．ブレゼンハム定数Ｋ２ ｛Ｋ２＝２×（ｄｅｌｔａＹ−ｄｅｌｔａＸ）｝ ここで、ｄｅｌｔａＸは、終点座標と始点座標とのＸア
ドレス値の差を示し、ｄｅｌｔａＹは、終点座標と始点
座標とのＹアドレス値の差を示している。例えば、図４
に示されているように、デスティネーションマップ上の
転送先始点座標が（ＳＴＤＸ，ＳＴＤＹ）で、転送先終
点座標が（ＬＩＭＤＸ，ＬＩＭＤＹ）の場合には、 ｄｅｌｔａＸ＝ＬＩＭＤＸ−ＳＴＤＸ ｄｅｌｔａＹ＝ＬＩＭＤＹ−ＳＴＤＹ となる。

【００４４】ブレゼンハムエラータ−ムＥは、現在の転
送先座標値（Ｘ，Ｙ）の次の転送先座標値を（Ｘ＋１，
Ｙ）と（Ｘ＋１，Ｙ＋１）のどちらにするかを決定する
ために使用される。ブレゼンハムエラータ−ムＥ≧０な
らば、（Ｘ＋１，Ｙ＋１）が選択される。一方、ブレゼ
ンハムエラータ−ムＥ＜０ならば、（Ｘ＋１，Ｙ）が選
択される。

【００４５】ブレゼンハムのアルゴリズムを用いたライ
ン描画の手順は、図５の通りである。すなわち、まず、
始点と終点それぞれのＸ−Ｙ座標が与えられ、その座標
値に従ってパラメタＥ，Ｋ１，Ｋ２が求められてコプロ
レジスタ１３１にセットされる（ステップＳ１０１）。
次いで、始点座標のＸアドレスの値が＋１カウントアッ
プされた後、ブレゼンハムエラータ−ムＥがＥ≧０であ
るか否かが調べられる（ステップＳ１０４）。

【００４６】Ｅ≧０ならば、Ｅの値がＥ＋Ｋ２に更新さ
れ、始点座標のＹアドレスの値が＋１カウントアップさ
れる（ステップＳ１０４、Ｓ１０５）。これにより、始
点座標（Ｘ，Ｙ）の次のピクセルの座標値が（Ｘ＋１，
Ｙ＋１）に決定される。

【００４７】一方、Ｅ＜０ならば、Ｅの値だけがＥ＋Ｋ
１に更新され、始点座標のＹアドレスの値は更新されな
い（ステップＳ１０６）。これにより、始点座標（Ｘ，
Ｙ）の次のピクセルの座標値が（Ｘ＋１，Ｙ）に決定さ
れる。

【００４８】次ピクセルの座標値が決定されると、線分
長Ｌ（Ｌ＝終点座標のＸアドレス−始点座標のＸアドレ
ス）が−１される（ステップＳ１０７）。ステップＳ１
０２〜Ｓ１０７の処理は線分長Ｌが０になるまで、繰り
返し実行される（ステップＳ１０８）。これにより、始
点から終点を結ぶ線分が描画される。

【００４９】図３の転送先Ｘ−Ｙアドレス演算回路２０
１は、制御回路２０２からの制御信号によって制御さ
れ、直線を描画するための転送先Ｘ−Ｙアドレス（Ｄ
Ｘ，ＤＹ）および転送ピクセル数（ＮＯＰＥＬ）を算出
する。転送先Ｘ−Ｙアドレス（ＤＸ，ＤＹ）は、上述し
たブレゼンハムのアルゴミズムに従って直線を構成する
ピクセル毎に求められ、リニアアドレス変換ユニット１
３３に送られる。転送ピクセル数（ＮＯＰＥＬ）は、水
平ラインを描画する場合には、その水平ライン長−１、
つまり水平ラインを構成するピクセル数−１を示し、あ
る傾きを持った直線を描画する場合にはその直線を構成
する複数の水平ライン線分の内で、転送対象となる水平
ライン線分のピクセル数−１を示す。

【００５０】この転送先Ｘ−Ｙアドレス演算回路２０１
には、ＤＸカウンタ３０１、ネクストＤＸ（ＮＤＸ）カ
ウンタ３０２、ＤＹカウンタ３０３、減算器３０４、コ
ンパレータ３０５，３０６、およびＯＲゲート３０７が
設けられている。

【００５１】ＤＸカウンタ３０１には、転送開始デスト
ネーションＸアドレス（ＳＴＤＸ）がロードされる。Ｓ
ＴＤＸは始点座標のＸアドレスの値を示す。ＤＸカウン
タ３０１の出力ＤＸの初期値はＳＴＤＸであり、制御回
路２０２からＤＸ更新要求信号（ＤＸＵＤＲＱ）が発生
された時、その時に減算器３０４から出力されているＮ
ＯＰＥＬの値だけインクリメントされる。ＤＸカウンタ
３０１の出力ＤＸは、減算器３０４の第１入力に供給さ
れる。

【００５２】ＮＤＸカウンタ３０２には、水平ラインの
描画の時には、デスティネ−ションＸアドレス限界値
（ＬＩＮＤＸ）が初期値としてロードされる。ＬＩＮＤ
Ｘは、終点座標がデスティネーションまたはマスクマッ
プバウンダリを横切らない場合にはラインの終点座標の
Ｘアドレス値となり、横切る場合にはそのマップ内の最
終Ｘアドレスとなる。

【００５３】また、ある傾きを持ったラインを描画する
時には、ＳＴＤＸがＮＤＸカウンタ３０２に初期値とし
てロードされる。この場合、ＮＤＸカウンタ３０２のＳ
ＴＤＸの値は、制御回路２０２からのブレゼンハムエラ
ーターム更新要求パルス（ＢＥＴＵＤ；Ｂｒｅｓｅｎｈ
ａｍ ｅｒｒｏｒ ｔｅｒｍ ｕｐｄａｔｅ ｒｅｑｕ
ｅｓｔ ｐｕｌｓｅ）に応じて、＋１単位でピクセル毎
にカウントアップされる。ブレゼンハムエラーターム更
新要求パルス（ＢＥＴＵＤ）は、前述したブレゼンハム
エラータームＥの値をＥ＋Ｋ２またはＥ＋Ｋ１に更新す
るために使用される信号であり、ピクセルの座標値が決
定される度に発生される。

【００５４】ＮＤＸカウンタ３０２にＬＩＮＤＸとＳＴ
ＤＸのどちらをロードするかは、制御回路３０２によっ
て制御される。ＮＤＸカウンタ３０２の出力ＮＤＸは、
減算器３０４の第２入力、およびコンパレータ３０５の
第１入力に供給される。コンパレータ３０５の第２入力
には、ＬＩＭＤＸが入力されている。

【００５５】ＤＹカウンタ３０３には、転送開始デステ
ィネーションＹアドレス（ＳＴＤＹ）がロードされる。
ＳＴＤＹは始点座標のＹアドレスの値を示す。ＤＹカウ
ンタ３０３のＤＹの値は、制御回路２０２からのＤＹ更
新要求信号（ＤＹＵＤＲＱ）に応じて＋１単位でカウン
トアップされる。ＤＹ更新要求信号（ＤＹＵＤＲＱ）
は、ブレゼンハムエラータームＥがＥ≧０になる時、つ
まり（Ｘ＋１，Ｙ＋１）の座標を選択する時に発生され
る。

【００５６】ＤＹカウンタ３０３の出力ＤＹは、コンパ
レータ３０６の第１入力に供給される。コンパレータ３
０６の第２入力には、ＬＩＭＤＹが入力されている。Ｌ
ＩＭＤＹは、終点座標がデスティネーションまたはマス
クマップバウンダリを横切らない場合にはラインの終点
座標のＹアドレス値を示し、横切る場合にはそのマップ
内の最終Ｙアドレスを示す。

【００５７】減算器３０４は、ＮＤＸカウンタ３０２か
らの出力ＮＤＸの値からＤＸカウンタ３０１からの出力
ＤＸの値を減算することにより、｜ＮＤＸ−ＤＸ｜を転
送ピクセル数（ＮＯＰＥＬ）として算出する。

【００５８】水平ラインの描画の場合には、ＮＤＸカウ
ンタ３０２の出力ＮＤＸの値はＬＩＭＤＸと等しいの
で、｜ＮＤＸ−ＤＸ｜（＝ＮＯＰＥＬ）は水平ラインを
構成するピクセル数−１に相当する。

【００５９】ある傾きを持つラインの描画の場合には、
ＮＤＸカウンタ３０２の出力ＮＤＸの値は＋１単位でピ
クセル毎にカウントアップされ、またＤＸカウンタ３０
１の出力ＤＸはＤＹ更新要求信号（ＤＹＵＤＲＱ）が発
生される度にその時の｜ＮＤＸ−ＤＸ｜（＝ＮＯＰＥ
Ｌ）の値だけインクリメントされる。

【００６０】このため、ある傾きを持つラインの描画の
場合においては、ＤＹ更新要求信号（ＤＹＵＤＲＱ）が
発生された時、｜ＮＤＸ−ＤＸ｜（＝ＮＯＰＥＬ）は、
描画対象ラインを構成する水平ライン線分の中で、転送
対象の水平ライン線分のピクセル数−１を示す。

【００６１】コンパレータ３０５は、ＮＤＸカウンタ３
０１の出力ＮＤＸとＬＩＭＤＸとを比較し、それらが一
致した時に論理“１”レベルの一致信号をＯＲゲート３
０７に出力する。コンパレータ３０６は、ＤＹカウンタ
３０１の出力ＤＹとＬＩＭＤＹとを比較し、それらが一
致した時に論理“１”レベルの一致信号をＯＲゲート３
０７に出力する。

【００６２】コンパレータ３０５または３０６から一致
信号が出力されると、ＯＲゲート３０７から制御回路２
０２に最終転送信号（ＬＡＳＴＴＲ；Ｌａｓｔ ｔｒａ
ｎｓｆｅｒ）が出力される。ＬＡＳＴＴＲは、転送終了
条件が成立し、次の転送サイクルで描画のための転送が
完了することを示す。

【００６３】制御回路２０２は、ライン描画回路１３２
ａ全体の動作制御、およびデータ転送制御回路１３４と
のインターフェース制御を実行する。制御回路２０２と
データ転送制御回路１３４との間では、転送開始パルス
（ＴＲＳＰ；Ｔｒａｎｓｆｅｒ ｓｔａｒｔ ｐｕｌｓ
ｅ）、転送要求信号（ＴＲＲＱ；Ｔｒａｎｓｆｅｒ ｒ
ｅｑｕｅｓｔ）、転送レディー信号（ＴＲＲＤＹ；Ｔｒ
ａｎｓｆｅｒ ｒｅａｄｙ）、転送完了信号（ＴＲＥＮ
Ｄ；Ｔｒａｎｓｆｅｒｅｎｄ）が授受される。

【００６４】転送開始パルス（ＴＲＳＰ）はライン描画
のためのデータ転送開始を示すものであり、例えば、コ
プロレジスタ１３１にライン描画コマンドがセットされ
た時にデータ転送制御回路１３４から制御回路２０２に
送られる。

【００６５】転送要求信号（ＴＲＲＱ）は、前述したよ
うにデータ転送制御ユニット１３４に対してデータ転送
を要求する信号であり、その時の転送ピクセル数は前述
のＮＯＰＥＬによってデータ転送制御ユニット１３４に
指示される。転送要求信号（ＴＲＲＱ）は、ブレゼンハ
ムエラータームＥが負からＥ≦０に変化した時、または
最終転送信号（ＬＡＳＴＴＲ）に応答して、発生され
る。

【００６６】転送レディー信号（ＴＲＲＤＹ）は、デー
タ転送制御ユニット１３４から制御回路２０２に送られ
る信号であり、転送要求信号（ＴＲＲＱ）を受け付けた
ことを示す。

【００６７】転送完了信号（ＴＲＥＮＤ）は、制御回路
２０２からデータ転送制御ユニット１３４に送られる信
号であり、描画のための全てのデータ転送要求の発行が
完了したことを示す。

【００６８】制御回路２０２とアドレス演算回路２０１
との間では、前述した最終転送信号（ＬＡＳＴＴＲ）、
ブレゼンハムエラーターム更新要求パルス（ＢＥＴＵ
Ｄ）、ＤＸ更新要求信号（ＤＸＵＤＲＱ）およびＤＹ更
新要求信号（ＤＹＵＤＲＱ）の他、更新要求信号ＤＸＵ
ＤＲＱ，ＤＹＵＤＲＱに対するレディー信号ＤＸＵＤＲ
Ｙ，ＤＹＵＤＲＹなどが授受される。

【００６９】ピクセルカウント（ＰＣＮＴ）回路２０３
は、描画対象ラインの中で座標値が算出されてない残り
ピクセル数をカウントし、ピクセルカウント信号（ＰＥ
Ｌｃｏｕｎｔ）を発生する。ピクセルカウント信号（Ｐ
ＣＮＴ；ＰＥＬ ｃｏｕｎｔ）の値は、ブレゼンハムエ
ラーターム更新要求パルス（ＢＥＴＵＤ）に応じて１ピ
クセル当たり１づつデクリメントされ、残りピクセル数
が零、つまり転送完了時には零になる。尚、水平ライン
を描画する場合には、水平ラインを構成する全てのピク
セルが１度に転送されるので、ピクセルカウント信号
（ＰＥＬ ｃｏｕｎｔ）の値は、ＮＯＰＥＬの値だけ一
度にデクリメントされる。

【００７０】ブレゼンハムエラーターム演算回路２０４
は、図５で説明したブレゼンハムアルコリズムに従って
ブレゼンハムエラータームＥを順次更新し、そのブレゼ
ンハムエラータームＥの符号ビットを出力する。ここで
は、ブレゼンハムエラータームＥが−８１９２≦Ｅ≦８
１９１の値を取る場合を想定しており、符号ビットはエ
ラータームのデータ列（ＢＥＴ＜１３−０＞）のビット
１３（ＢＥＴ＜１３＞）となる。

【００７１】次に、図６乃至図９を参照して、図３のラ
イン描画回路１３２ａの動作を説明する。まず、図７の
タイミングチャートを参照して、図６のような水平ライ
ンを転送する場合の動作について説明する。図６におい
ては、始点座標と終点座標がデスティネーションマップ
バウンダリを跨がって指定された場合が例示されてい
る。

【００７２】この場合、ｄｅｌｔａＹは零であるので、
ブレゼンハムアルコリズムで使用される３つのパラメタ
の値は、それぞれ次のように求められる。 Ｋ１ ＝ ０ Ｋ２ ＝ −２ × ｄｅｌｔａＸ Ｅ ＝ −ｄｅｌｔａＸ これらパラメタ値はコプロレジスタ１３１に設定され、
ブレゼンハムエラーターム演算回路２０４および制御回
路２０２によって参照される。

【００７３】制御回路２０２は、Ｋ１＝０であることか
ら、描画対象のラインが水平ラインであることを認識す
る。転送開始パルス（ＴＲＳＰ）がデータ転送制御回路
１３４から制御回路２０２に送られた時、制御回路２０
２は、ＤＸカウンタ３０１およびＤＹカウンタ３０３に
それぞれＳＴＤＸおよびＳＴＤＹをロードすると共に、
ＮＤＸカウンタ３０２にＬＩＭＤＸをロードする。この
場合、ＬＩＭＤＸは、デスティネーションマップの最終
Ｘアドレスの値を示す。また、この時、ＮＤＸカウンタ
３０２の出力ＮＤＸがＬＩＭＤＸに等しいため、最終転
送信号（ＬＡＳＴＴＲ）が制御回路２０２に送られる。

【００７４】制御回路２０２は、最終転送信号（ＬＡＳ
ＴＴＲ）に応答して転送要求信号（ＴＲＲＱ）を発行
し、データ転送制御ユニット１３４にデータ転送を要求
する。この時、減算回路によって求められたＮＯＰＥＬ
（＝｜ＮＤＸ−ＤＸ｜）が転送ピクセル数としてデータ
転送制御ユニット１３４に送られる。また、ＤＸカウン
タ３０１の出力ＤＸおよびＤＹカウンタ３０３の出力Ｄ
Ｙは、転送開始Ｘ−Ｙアドレスとしてリニアアドレス変
換ユニット１３３に送られ、そこでビデオメモリ３０に
データ転送するためのスタートアドレスに変換される。

【００７５】転送要求信号（ＴＲＲＱ）を受け取ると、
データ転送制御ユニット１３４は、メモリ制御回路１４
を用いて、｜ＮＤＸ−ＤＸ｜＋１個分のピクセルデータ
をビデオメモリ３０に連続して転送するブロック転送を
開始し、それらピクセルデータをビデオメモリ３０上の
連続する番地に書き込む。

【００７６】このデータ転送が完了して転送レディー信
号（ＴＲＲＤＹ）がアクティブステートからインアクテ
ィブステートに変化すると、制御回路２０２は、ブレゼ
ンハムエラーターム更新要求パルス（ＢＥＴＵＤ）を発
行する。このブレゼンハムエラーターム更新要求パルス
（ＢＥＴＵＤ）に応じて、ピクセルカウント信号（ＰＣ
ＮＴ）の値は、ＮＯＰＥＬの値だけ一度にデクリメント
されて零となる。この後、制御回路２０２は、転送完了
信号（ＴＲＥＮＤ）を発行して、描画のための全てのデ
ータ転送要求の発行が完了したことをデータ転送制御ユ
ニット１３４に通知する。

【００７７】このように、水平ラインを描画する場合に
おいては、その水平ラインを構成するピクセル数が求め
られ、そのピクセル数分のデータが一度にビデオメモリ
３０に転送される。したがって、ピクセル単位でビデオ
メモリにデータを転送する従来のグラフィックスコント
ローラよりも水平ラインの描画の性能を大幅に向上する
ことができる。

【００７８】次に、図９のタイミングチャートを参照し
て、図８のような水平線分を含むラインを描画する場合
の動作について説明する。図８においては、始点座標と
終点座標がデスティネーションマップバウンダリ内に収
まっている場合が例示されている。

【００７９】この場合、ｄｅｌｔａＹは零ではないの
で、ブレゼンハムアルコリズムで使用される３つのパラ
メタの値は、それぞれ次のように求められる。 Ｋ１ ＝ ２ × ｄｅｌｔａＹ Ｋ２ ＝ ２ × （ｄｅｌｔａＹ − ｄｅｌｔａ
Ｘ） Ｅ ＝ ２ × ｄｅｌｔａＹ − ｄｅｌｔａＸ これらパラメタ値はコプロレジスタ１３１に設定され、
ブレゼンハムエラーターム演算回路２０４および制御回
路２０２によって参照される。

【００８０】制御回路２０２は、Ｋ１，Ｋ２が０でない
ことから、描画対象のラインがある傾きをもったライン
であることを認識する。転送開始パルス（ＴＲＳＰ）が
データ転送制御回路１３４から制御回路２０２に送られ
た時、制御回路２０２は、ＤＸカウンタ３０１およびＤ
Ｙカウンタ３０３にそれぞれＳＴＤＸおよびＳＴＤＹを
ロードすると共に、ＮＤＸカウンタ３０２にＳＴＤＸを
ロードする。

【００８１】制御回路２０２は、ＳＴＤＸおよびＳＴＤ
Ｙに後続するピクセルの座標値を求めるためにピクセル
毎にブレゼンハムエラーターム更新要求パルス（ＢＥＴ
ＵＤ）を発行し、これに応答するブレゼンハムエラータ
ーム演算回路２０４からの出力ＢＥＴ＜１３＞が零であ
るか否かを調べる。

【００８２】ＢＥＴ＜１３＞が１、つまりブレゼンハム
エラータームＥ＜０の期間においては、ＤＸカウンタ３
０１およびＤＹカウンタ３０３に対する更新要求ＤＸＵ
ＤＲＱ，ＤＹＵＤＲＱは共に発生されず、ＮＤＸカウン
タ３０２の出力ＮＤＸだけがブレゼンハムエラーターム
更新要求パルス（ＢＥＴＵＤ）に応答して＋１ずつイン
クリメントされる。

【００８３】ＢＥＴ＜１３＞が０、つまりブレゼンハム
エラータームＥ≧０になると、制御回路２０２は、転送
要求信号（ＴＲＲＱ）を発行し、データ転送制御ユニッ
ト１３４にデータ転送を要求する。

【００８４】この時、減算回路によって求められたＮＯ
ＰＥＬ（＝｜ＮＤＸ−ＤＸ｜）が転送ピクセル数として
データ転送制御ユニット１３４に送られる。図７のタイ
ミングチャートでは、ＢＥＴ＜１３＞が最初に０になっ
た時のＮＤＸ＝ＳＴＤＸ＋１、ＤＸ＝ＳＴＤＸであるの
で、ＮＯＰＥＬの値は１となる。

【００８５】ＤＸカウンタ３０１の出力ＤＸ（＝ＳＴＤ
Ｘ）およびＤＹカウンタ３０３の出力ＤＹ（＝ＳＴＤ
Ｙ）は、転送開始Ｘ−Ｙアドレスとしてリニアアドレス
変換ユニット１３３に送られ、そこでビデオメモリ３０
にデータ転送するためのスタートアドレスに変換され
る。

【００８６】転送要求信号（ＴＲＲＱ）を受け取ると、
データ転送制御ユニット１３４は、メモリ制御回路１４
を用いて、ＮＯＰＥＬ＋１個（ここでは、２個）分のピ
クセルデータをビデオメモリ３０に連続して転送するブ
ロック転送を開始し、それらピクセルデータをビデオメ
モリ３０上の連続する番地に書き込む。

【００８７】このデータ転送が完了して転送レディー信
号（ＴＲＲＤＹ）がアクティブステートからインアクテ
ィブステートに変化すると、制御回路２０２は、Ｘカウ
ンタ３０１およびＤＹカウンタ３０３に対する更新要求
ＤＸＵＤＲＱ，ＤＹＵＤＲＱを発生し、次のピクセルの
Ｙアドレスを示すＤＹカウンタ３０３の出力ＤＹをＤＹ
＋１に更新すると共に、ＤＸカウンタ３０１の出力ＤＸ
を、転送したピクセル数（ＮＯＰＥＬ＋１）だけインク
リメントする。

【００８８】この後、ＢＥＴ＜１３＞が０、つまりブレ
ゼンハムエラータームＥ≧０になるまで、ＤＸカウンタ
３０１およびＤＹカウンタ３０３に対する更新要求ＤＸ
ＵＤＲＱ，ＤＹＵＤＲＱは共に発生されず、ＮＤＸカウ
ンタ３０２の出力ＮＤＸだけがブレゼンハムエラーター
ム更新要求パルス（ＢＥＴＵＤ）に応答して＋１ずつイ
ンクリメントされる。

【００８９】そして、ＢＥＴ＜１３＞が０になると、制
御回路２０２は、転送要求信号（ＴＲＲＱ）を発行し、
データ転送制御ユニット１３４にデータ転送を要求す
る。この時、減算回路によって求められたＮＯＰＥＬ
（ここでは、ＮＯＰＥＬ＝２）が転送ピクセル数として
データ転送制御ユニット１３４に送られる。

【００９０】また、この時のＤＸカウンタ３０１の出力
ＤＸおよびＤＹカウンタ３０３の出力ＤＹは、転送開始
Ｘ−Ｙアドレスとしてリニアアドレス変換ユニット１３
３に送られ、そこでビデオメモリ３０にデータ転送する
ためのスタートアドレスに変換される。

【００９１】転送要求信号（ＴＲＲＱ）を受け取ると、
データ転送制御ユニット１３４は、メモリ制御回路１４
を用いて、ＮＯＰＥＬ＋１個（ここでは、３個）分のピ
クセルデータをビデオメモリ３０に連続して転送するブ
ロック転送を開始し、それらピクセルデータをビデオメ
モリ３０上の連続する番地に書き込む。

【００９２】このデータ転送が完了して転送レディー信
号（ＴＲＲＤＹ）がアクティブステートからインアクテ
ィブステートに変化すると、制御回路２０２は、Ｘカウ
ンタ３０１およびＤＹカウンタ３０３に対する更新要求
ＤＸＵＤＲＱ，ＤＹＵＤＲＱを発生し、次のピクセルの
Ｙアドレスを示すＤＹカウンタ３０３の出力ＤＹをＤＹ
＋１に更新すると共に、ＤＸカウンタ３０１の出力ＤＸ
を、転送したピクセル数（ＮＯＰＥＬ＋１）だけインク
リメントする。

【００９３】そして、ＮＤＸ＝ＬＩＮＤＸ、またはＤＹ
＝ＬＩＭＤＹになると、最終転送信号（ＬＡＳＴＴＲ）
が制御回路２０２に送られる。制御回路２０２は、最終
転送信号（ＬＡＳＴＴＲ）に応答して転送要求信号（Ｔ
ＲＲＱ）を発行し、データ転送制御ユニット１３４にデ
ータ転送を要求する。この時、減算回路によって求めら
れたＮＯＰＥＬ（ここでは、０）が転送ピクセル数とし
てデータ転送制御ユニット１３４に送られる。また、Ｄ
Ｘカウンタ３０１の出力ＤＸおよびＤＹカウンタ３０３
の出力ＤＹは、転送開始Ｘ−Ｙアドレスとしてリニアア
ドレス変換ユニット１３３に送られ、そこでビデオメモ
リ３０にデータ転送するためのスタートアドレスに変換
される。

【００９４】転送要求信号（ＴＲＲＱ）を受け取ると、
データ転送制御ユニット１３４は、メモリ制御回路１４
を用いて、ＮＯＰＥＬ＋１個分のピクセルデータをビデ
オメモリ３０に転送し、そのピクセルデータをビデオメ
モリ３０上に書き込む。

【００９５】このデータ転送が完了して転送レディー信
号（ＴＲＲＤＹ）がアクティブステートからインアクテ
ィブステートに変化すると、制御回路２０２は、ブレゼ
ンハムエラーターム更新要求パルス（ＢＥＴＵＤ）を発
行する。このブレゼンハムエラーターム更新要求パルス
（ＢＥＴＵＤ）に応じて、ピクセルカウント信号（ＰＣ
ＮＴ）の値は零となる。この後、制御回路２０２は、転
送完了信号（ＴＲＥＮＤ）を発行して、描画のための全
てのデータ転送要求の発行が完了したことをデータ転送
制御ユニット１３４に通知する。

【００９６】このように、水平部分を含むラインを描画
する場合においても、その水平ライン部毎にそれを構成
するピクセル数が求められ、そのピクセル数分のデータ
がビデオメモリ３０にブロック転送される。したがっ
て、ある傾きを持つ直線の場合についても、従来のグラ
フィックスコントローラよりも描画性能を大幅に向上す
ることができる。

【００９７】また、水平ライン線分を構成するピクセル
のブロック転送については、Ｘ−Ｙアドレス発生回路１
３２およびピクセルデータ制御回路１３４ｃによってサ
ポートされるＢｉｔＢｌｔ機能を利用することが好まし
い。

【００９８】これは、水平ライン線分を指定するライン
パラメタ（転送開始座標ＤＸ，ＤＹ、転送ピクセル数Ｎ
ＯＰＥＬ、線幅）の値を、ＢｉｔＢｌｔ機能に対応する
パラメタ値（矩形領域の始点座標、幅、および高さ）に
変換するハードウェアロジックをアクセラレータ１３内
に設け、矩形領域の高さを示す値をラインの線幅（例え
ば、１）に置き換えることによって実現することができ
る。

【００９９】具体的には、図１０に示されているよう
に、アクセラレータ１３内にパラメタ変換回路５０１お
よびマルチプレクサ５０２を設ければよい。パラメタ変
換回路５０１は、水平ライン線分を指定するラインパラ
メタ（転送開始座標ＤＸ，ＤＹ、転送ピクセル数ＮＯＰ
ＥＬ、線幅）の値を、ＢｉｔＢｌｔ機能に対応するパラ
メタ値（矩形領域の始点座標、幅、および高さ）に変換
してマルチプクサ５０２に出力する。マルチプクサ５０
２は、通常はコプロレジスタ１３１からＢｉｔＢｌｔ転
送のためのパラメタ値を選択してＢｉｔＢｌｔ転送ロジ
ックに送るが、ライン描画コマンドがコプロレジスタ１
３１に設定された時は、ＢｉｔＢｌｔ転送のためのパラ
メタ値の代わりに、パラメタ変換回路５０１の出力を選
択してＢｉｔＢｌｔ転送ロジックに送る。

【０１００】ＢｉｔＢｌｔ転送ロジックは、ライン描画
コマンドとＢｉｔＢｌｔ転送コマンドのどちらがコプロ
レジスタ１３１に設定された時でも動作する。ＢｉｔＢ
ｌｔはグラフィクスコントローラがサポートする基本機
能であるので、このＢｉｔＢｌｔ機能を利用することに
より、ライン転送のための専用ハードウェアを設ける事
なく、水平ライン線分を構成するピクセルをブロック転
送することができる。

【０１０１】

【発明の効果】以上説明したように、この発明によれ
ば、ホストシステムから描画要求された直線の中に水平
ライン線分が含まれていると、その水平ライン線分のピ
クセル数が計数され、水平ライン線分毎にそれを構成す
るピクセル数のデータがビデオメモリにまとめて転送さ
れる。従って、ピクセル単位でビデオメモリに転送する
従来のグラフィックスコントローラよりも直線描画の性
能を大幅に向上することができる。

【図面の簡単な説明】

【図１】この発明の一実施例に係るグラフィックスコン
トローラを利用した表示制御サブシステムの構成を示す
ブロック図。

【図２】図１のグラフィックスコントローラに設けられ
たグラフィックスアクセラレータの構成を示すブロック
図。

【図３】図２のグラフィックスアクセラレータに設けら
れたライン描画回路の構成を示すブロック図。

【図４】図３のライン描画回路によって使用されるブレ
ゼンハムアルゴリズムのパラメタを説明するための図。

【図５】図３のライン描画回路によって実行されるブレ
ゼンハムアルゴリズムを用いた座標値決定動作を説明す
るためのフローチャート。

【図６】図３のライン描画回路によって描画される水平
ラインの一例を示す図。

【図７】図６の水平ラインを描画する場合における図３
のライン描画回路の動作を説明するタイミングチャー
ト。

【図８】図３のライン描画回路によって描画される水平
ライン部を含む直線の一例を示す図。

【図９】図８のラインを描画する場合における図３のラ
イン描画回路の動作を説明するタイミングチャート。

【図１０】図２のグラフィックスアクセラレータに設け
られるパラメタ変換回路の構成を示す図。

【符号の説明】

１０…グラフィクスコントローラ、１３…アクセラレー
タ、１４…メモリ制御回路、３０…ビデオメモリ、１３
１…コプロレジスタ、１３２…Ｘ−Ｙアドレス発生ユニ
ット、１３３…リニアアドレス変換ユニット、１３４…
データ転送制御ユニット、１３２ａ…ライン描画回路、
２０１…転送先Ｘ−Ｙアドレス演算回路、２０２…制御
回路、２０３…ピクセルカウント回路、２０４…ブレゼ
ンハムエラーターム演算回路、３０１…ＤＸカウンタ、
３０２…ＮＤＸカウンタ、３０３…ＤＹカウンタ、３０
４…減算器、３０５，３０６…コンパレータ、５０１…
パラメタ変換回路。

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06T 11/20 110

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 ビデオメモリへの描画機能を有し、コン
   ピュータのディスプレイモニタを制御するグラフィック
   スコントローラにおいて、 ＢＩＴブロック転送のためのパラメタ値に含まれる始点
   座標、幅、および高さによって指定されるビデオメモリ
   上の矩形領域に画像データを転送するＢＩＴブロック転
   送手段と、 ホストシステムからのライン描画コマンドで直線の描画
   が指定されたとき、当該ライン描画コマンドで描画指定
   された直線の中に含まれる水平ライン線分を検出する手
   段と、 検出された各水平ライン線分毎にその始点座標およびピ
   クセル数を検出する手段と、 前記検出された各水平ライン線分毎に、その始点座標、
   ピクセル数、および線幅を示すラインパラメタを、ＢＩ
   Ｔブロック転送用の矩形領域の始点座標、幅、および高
   さを示すパラメタ値に変換するパラメタ変換手段と、 前記パラメタ変換手段によって前記各水平ライン線分毎
   に得られたＢＩＴブロック転送用のパラメタ値を前記Ｂ
   ＩＴブロック転送手段に出力することにより、前記各水
   平ライン線分毎に、それを構成するピクセル数に相当す
   る複数の画像データを前記ビデオメモリ上の連続する番
   地に書き込むブロック転送を前記ＢＩＴブロック転送手
   段に実行させる手段とを具備することを特徴とするグラ
   フィックスコントローラ。
2. 【請求項２】 前記水平ライン線分を検出する手段は、 ブレゼンハムのアルゴリズムを用いて前記直線を描画す
   るための座標値をピクセル毎に算出して、垂直座標が変
   化するピクセル位置を検出する手段を含み、 この検出されたピクセル位置に従って前記水平ライン線
   分を検出することを特徴とする請求項１記載のグラフィ
   ックスコントローラ。
3. 【請求項３】 前記ＢＩＴブロック転送手段は、ホスト
   システムによって前記グラフィクスコントローラ内のレ
   ジスタに設定されるＢＩＴブロック転送のためのパラメ
   タ値に従い、そのパラメタ値に含まれる始点座標、幅、
   および高さによって指定されるビデオメモリ上の矩形領
   域に画像データを転送するように構成 されており、 前記ブロック転送を前記ＢＩＴブロック転送手段に実行
   させる手段は、 前記ホストシステムによって前記レジスタに設定される
   パラメタ値および前記パラメタ変換手段によって得られ
   たＢＩＴブロック転送用のパラメタ値の一方を選択して
   前記ＢＩＴブロック転送手段に出力する選択手段であっ
   て、前記ホストシステムからのライン描画コマンドで直
   線の描画が指定されたとき、前記ＢＩＴブロック転送手
   段に出力するパラメタ値を、前記レジスタに設定される
   パラメタ値から、前記パラメタ変換手段によって得られ
   るパラメタ値に切り替える選択手段を含むことを特徴と
   する請求項１記載のグラフィックスコントローラ。
4. 【請求項４】 ディスプレイモニタに表示される画像デ
   ータが描画されるビットマップ形式のビデオメモリと、 ＢＩＴブロック転送のためのパラメタ値に含まれる始点
   座標、幅、および高さによって指定されるビデオメモリ
   上の矩形領域に画像データを転送するＢＩＴブロック転
   送手段と、 ホストシステムからのライン描画コマンドで直線の描画
   が指定されたとき、当該ライン描画コマンドで描画指定
   された直線の中に含まれる水平ライン線分を検出する手
   段と、 検出された各水平ライン線分毎にその始点座標およびピ
   クセル数を検出する手段と、 前記検出された各水平ライン線分毎に、その始点座標、
   ピクセル数、および線幅を示すラインパラメタを、ＢＩ
   Ｔブロック転送用の矩形領域の始点座標、幅、および高
   さを示すパラメタ値に変換するパラメタ変換手段と、 前記パラメタ変換手段によって前記各水平ライン線分毎
   に得られたＢＩＴブロック転送用のパラメタ値を前記Ｂ
   ＩＴブロック転送手段に出力することにより、前記各水
   平ライン線分毎に、それを構成するピクセル数に相当す
   る複数の画像データを前記ビデオメモリ上の連続する番
   地に書き込むブロック転送を前記ＢＩＴブロック転送手
   段に実行させる手段とを具備することを特徴とするピク
   セルデータ転送システム。
5. 【請求項５】 前記水平ライン線分を検出する手段は、 ブレゼンハムのアルゴリズムを用いて前記直線を描画す
   るための座標値をピクセル毎に算出して、垂直座標が変
   化するピクセル位置を検出する手段を含み、 この検出されたピクセル位置に従って前記水平ライン線
   分を検出することを特徴とする請求項４記載のピクセル
   データ転送システム。
6. 【請求項６】 前記ＢＩＴブロック転送手段は、ホスト
   システムによってレジスタに設定されるＢＩＴブロック
   転送のためのパラメタ値に従い、そのパラメタ値に含ま
   れる始点座標、幅、および高さによって指定されるビデ
   オメモリ上の矩形領域に画像データを転送するように構
   成されており、 前記ブロック転送を前記ＢＩＴブロック転送手段に実行
   させる手段は、 前記ホストシステムによって前記レジスタに設定される
   パラメタ値および前記パラメタ変換手段によって得られ
   たＢＩＴブロック転送用のパラメタ値の一方を選択して
   前記ＢＩＴブロック転送手段に出力する選択手段であっ
   て、前記ホストシステムからのライン描画コマンドで直
   線の描画が指定されたとき、前記ＢＩＴブロック転送手
   段に出力するパラメタ値を、前記レジスタに設定される
   パラメタ値から、前記パラメタ変換手段によって得られ
   るパラメタ値に切り替える選択手段を含むことを特徴と
   する請求項４記載のピクセルデータ転送システム。