JPH02160290A

JPH02160290A - 画像回転方法

Info

Publication number: JPH02160290A
Application number: JP63084349A
Authority: JP
Inventors: Yoshihiro Tatsumi; 辰巳　嘉宏; Masaharu Okuda; 正治奥田
Original assignee: Tatsumi Denshi Kogyo KK
Current assignee: Tatsumi Denshi Kogyo KK
Priority date: 1987-12-25
Filing date: 1988-04-05
Publication date: 1990-06-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明はディスプレイに表示される画像を回転する方
法に関し、特にゲーム機等の飛行シュミレーション画像
の回転の方法に関するものである。

〔従来技術とその課題〕

飛行機の飛行状態を模凝した画像をディスプレイ上に表
示する場合、飛行機の傾きに応じて正位状ＩＬｉ（回転
をかけない状態）から所定の角度に回転させる必要があ
る。

この画像回転は、−船釣には大容量のメモリーに１画面
分の画素データを記憶させておいて、回転角に対応する
アドレスを１画素表示時間毎に１つづつ該メモリーに与
え、所定の画素データを読出し、デイスプレーに表示す
ることによって実現できる。しかしながら、このような
方法によると大容量高速のメモリーを使用しなければな
らず、極めて高価となっていたのでり、例えば、ゲーム
機のように価格が制限される機器には使用できなかった
のである。

この発明は上記従来の事情に鑑みて提案されたものであ
って、比較的速度の遅いメモリーを用いて、従って、比
較的安価にオペレータの指示に遠心してリアルタイムで
画像回転を行う方法を提供することを目的とするもので
ある。

〔課題を解決するための手段〕

上記目的を達成する為に、この発明は以下のような手段
を採用している。

即ち、まずパターンジェネレータから得られる正位状態
（回転をかけない状態）の１画面分の各行は画素データ
を複数個（ｒｌ）のメモリーの配列順にｍｏｄ（ｎ）の
周期で順次記憶させておき、この複数のメモリーに対し
て以下のようにアドレスを与えるのである。まず、操縦
桿等のオペレータが操作する操縦装置から、ｃｐｕに対
して左右の傾きを示す操縦角度に対応する角度信号が入
力されると、ＣＰＵは操縦高度に対応した必要なデータ
を読出し、該データをアドレスジェネレータに設定する
。アドレスジェネレータは、上記データに基づいて上記
複数のメモリーのアドレスを算出して出力する。このよ
うにして得られたアドレス信号は、各メモリーを指定す
るメモリー指定アドレスと、各メモリー内の画素のアド
レスを指定する画素アドレスとより構成される。

次に、このアドレス信号の画素アドレスはβ（２≦ｊ！
５ｎ）画素表示時間に１個ずつ上記メモリー指定アドレ
スに従って各メモリーに分配され、各メモリーの所定の
アドレスからｎ個（同じアドレスから２回読出される場
合も含めて）の画素データが読出される。ここで読出さ
れた画素データは上記メモリー指定アドレスを用いて、
表示されるべき順序に整列されディスプレイに表示され
る。

また、以下のようにな手段を採ることも可能である。即
ち、まずパターンジェネレータから得られる１画面分の
各行の画素データを、特定数ｍの各行に対応する、特定
数ｎのメモリーの配列順にｍｏｄ　（ｎ）の周期で記憶
させておく。この場合アドレス信号は上記ｍの各行を指
定するための行指定アドレスと、上記ｎのメモリーを指
゛定するためのメモリー指定アドレスと、各メモリー内
の各画素のアドレスを表す画素アドレスとより構成され
る。このように構成されたアドレス信号をｍ画素表示時
間にｍ個分出力させ、画素アドレスをメモリー指定アド
レスで各メモリーに分配して、指定されたメモリーの指
定されたアドレスから所定の画素データを読出す。この
ようにして読出された画素データは、上記分配に使用し
たメモリー指定アドレスと行指定アドレスとを用いて表
示されるべき順序にｍ個ずつシリアルに整列されてディ
スプレイに入力される。

更にまた、以下のような手段をとることも可能である。

パターンジェネレータから得られる正位状態の１画面分
の各行の画素データを、特定数Ｎ２の各メモリーの配列
順にｍｏｄＮ”の周期で記憶させ、更に正位状態で同じ
列に属する各画素データが隣接行に対してＮ個分シフト
した状態で記憶させてお（。この場合、アドレス信号は
、上記Ｎ２個のメモリーを指定するためのメモリー指定
アドレスと、各メモリー内の各画素のアドレスを表す画
素アドレスとより構成され、回転をかけようとする角度
及び、上記配列周期とシフト数を考慮して算出される。

このように、順次に発生するＮ個ずつのアドレス信号を
用いてに各メモリーからの読出し、あるいは、読出され
た画素データを整列させる手順は上位筒１の発明と全く
同様である。

〔作用〕

上記のような方法で全角の回転を可能にしようとすると
、同時に読出すべき画素データが同一メモリーに記憶さ
れていないことが絶対条件となるが、この観点から上記
第１の方法によると、４５度までの回転角で上記の条件
を満たすことになる。

また、第２の方法と第３の方法を用いると、全角に付い
て上記の条件を満たすことになり、しかもメモリーの数
が少なく、安価となる。

〔実施例　！〕

第１図はこの発明の一実施例を示すものである。

メモリー手段１としてメモリー１ａ・・・ｌｄとメモリ
ー１ａ”・・・ｌｄ’の４個１組のメモリーを２組使用
し、書込みと読出しを交互に行うようにしている。また
、以下に記述するバッファ手段２としてもバッファ２ａ
・・・２ｄ、　　２ａ”・・・２ｄ’の４個１組のメモ
リーを２Ａｌｌ使用して、上記２組のメモリー手段１ａ
・・・１ｄと１ａ１　・・・１ｄ”に対応するようにし
ている。以下メモリー１ａ・・・１ｄへの書込みと読出
しを中心に記述する。

バッファ２ａ・・・２ｄにはＣＰＵ２０等を用いてパタ
ーンジェネレータ（図示しない）から読出された正位の
状態、即ち、回転をかけない状態の１画面分の画素デー
タの行方向（以下Ｘ方向と云こともある）の画素データ
が４画素表示時間に４個同時に入力されるようになって
いる。次に、書込みアドレス信号に従って、上記メモリ
ーの配列順にｍｏｄ（ｎ）の周期で各メモリー１ａ・・
・ｌｄに書込む。従って、第３図に示すように各メモリ
ーｌａ・・・１ｄの同じアドレスには配列順に隣接する
画素データが記憶されるが、１のメモリーの隣接するア
ドレスにはｎ（この場合４個）を周期とした画素データ
が記憶されることになる。上記第３図では各行をα、β
、Ｔ・・・の符号でまた、各行内での順序は数字サフィ
ックスで表示されている。

この図に於いてｙ方向は正位状態に配列された画素デー
タの列方向である。上記メモリー１３・・・Ｉｄへの書
込みの手順については種々の方法があるのでここでは特
に言及しない。

次に、このようにして書込まれた画素データを回転角に
対応するアドレスから読出すためにはに以下のような手
順で行われる。

即ち、操縦桿等から成る操作装置１０からＣＰＯ２０に
対して画像の左右の傾き角に対応する角度信号が出力さ
れ、ＣＰＵ２０はこの傾き角に対応した下記の所定の定
数を読出しアドレスジェネレータ３に設定する。即ち、
画面上のラスタ一方向のアドレスをＵ、副走査方向のア
ドレスを■とし、回転角をθとすると、表示されるべき
画素データが収納されているアドレスｘ、ｙは、ｘ　−
Ｕｃｏｓ　ａ　−Ｖｓｉｎ　θ＋Ｘφ　　（１ａ）ｙ　
＋＝　Ｕｓｉｎ　θ＋Ｖ　ｃｏｓ　θ＋ｙφ　　（ｌｂ
）で表すことができる。上記２つの式に於いて、Ｘφと
ｙφは原点補正量である。即ちｘ−ｙ座標系に於けるＵ
−Ｖ座標の原点を示す値である。ここで、ｃｏｓ　θ＝
Δｕ、、ｓｉｎ　θ＝ΔＶとすると、ｘ＝ＵΔｕ−ＶΔ
ｖ＋ｘφ　　　　（２ａ）ｙ＝ｕΔｖ＋ＶΔｕ＋）Ｉφ
　　　　（２ｂ）となり、このΔＵ、ΔＶが読出しアド
レスジェネレータ３のラッチ３１ａ、３１ｂに１画面毎
に更新されて設定される。更に、零点補正量も上記ΔＵ
、ΔＶと共にラッチ３２ａ、３２ｂに１画面ごとに更新
されて設定されるようになっている。このようにして設
定された各値を用いて減算器３３ａと加算器３４ａとに
よって、Ｕの値が変化するごとの（１画素表示時間ごと
の：第４図（１）のクロックパルス毎の）Ｘの値が、ま
た、加算器３３ｂと加算器３４ｂとによってｙの値が演
算されて出力される。

このようにして得られたアドレス信号は第５図のような
構成になっている。即ち、Ｘ方向の下２ビットは各メモ
リーを指定するためのメモリー指定アドレスＡｌである
、Ｘ方向の残る上位のビットが各行内での画素データの
アドレスを指定する画素アドレスＡ２ｘであり、さらに
Ｘ方向のアドレスは各メモリー内での各行を指定するメ
モリー内行アドレスとなる。このメモリー内行アドレス
はＸ方向の画素アドレスＡ２ｘの上位ビットを構成し上
位概念的には画素アドレスであるので以下画素アドレス
Ａ２ｙとする。

このように構成されたアドレス信号の内のメモリー指定
アドレスＡ１が分配手段４のデコーダ４１に入力され、
第４図（１）に示す１画素表示時間（以下単に１クロツ
クと云う）毎に下記の各メモリー１ａ・・・１ｄに対応
する４つのラッチ４２ａ・・・４２ｄ（クロック信号（
１）で制御されている）を開くようになっている。例え
ば、上記（２ａ）。

（２ｂ）式を演算した結果得られたメモリー指定アドレ
スが００→０１→ｌＯ→１１→００・・・と変化したと
過程すると、００のときはラッチ４２ａ、０１のときは
うッチ４２ｂ、１０のときはラッチ４２ｃ、１１のとき
はラッチ４２ｄが開かれ、画素アドレスＡ２ｘ、Ａ２ｙ
が何れかのラッチ４２ａ・・・４２ｄに順次ラッチされ
るのである。尚、回転角の関係で上記（２ａ）、　　（
２ｂ）式を演算したときＵの値が大きくなってもＸの値
は変化しない場合がある。この場合は上記メモリー指定
アドレスは、例えば００→００→０１−１１と変化し、
従って、デコーダ４１ａは２会続いて開かれるので、第
４図の１３１　（４）　（５）に示すようにラッチ４３
ａに１番目のアドレス信号と２番目アドレス信号が連続
して入力され、ラッチ４３ｄにはアドレス信号は入力さ
れないことになる。

このようにラッチ４２ａ・・・４２ｄにラッチされた４
つのアドレスは、次に、第４図（２）に示すラッチ制御
信号で第４図（６）に示すように同時にラッチ４３ａ・
・・４３ｄにラッチされ、マルチプレクサ４４ａ・・・
４４ｄでＸ方向アドレス、Ｘ方向アドレスが出力され、
書込み、読出しを切り換えるためのマルチプレクサ５ａ
・・・５ｄを介して各メモリー１ａ・・・１ｄに入力さ
れる（第４図信号（７））。

このようにして、各メモリー１３・・・１ｄに入力され
たアドレス信号に基づいて、所定のメモリーｌａ・・・
ｌｄの所定のアドレスから読出された画素データは第４
図（８）の如くのタイミングで出力され、書込み、読出
し切換用のマルチプレクサ７ａ・・・７ｄを介してラン
チ制御信号（９）でラッチ７ａ・・・７ｄにラッチされ
、マルチプレクサ８に入力される（第４図Ｑ（ｌｌ）。

一方、アドレス信号の中上記デコーダ４１に入力された
と同じ、メモリー指定アドレスＡ１はシフトレジスタ９
にも入力され第４図αυａ、α１）ｂに示すように、必
要な時間遅延されてマルチプレクサ８の制御に使用され
る。即ち、上記メモリー指定アドレスＡ１が００の時は
ラッチ７ａから、Ｏｌの時はラッチ７ｂから、ＩＯの時
はラッチ７Ｃから、１１の時はラッチ７ｄから読出しが
行われ、ラッチ７ａ・・・７ｄにラッチされている４つ
の画素データは、表示されるべき順にシリアルに出力さ
れ表示装置に入力されるのである。また、第４図の例の
ようにメモリー１ａの同じアドレスから２回同一の画素
データが読出されている場合には、第４図（ロ）に示す
ようにラッチ７ａのデータ（即ち、メモリー１３の特定
のアドレスの画素データ）が２回表示装置に表示される
ことになる。

以上のような読出しが行われている間に、メモリー１ａ
゛・・・ｌｄ’には次の画面の書込みが行われており、
上記手順で読出された画素データの表示が終わった後、
直ぐに、このメモリーｌａｌ　・・・ｌｄ’からの読出
しが行われるのである。

尚、上記の実施例ではｎ＝４．ｊ！＝４として記述して
いるが、ｎの値、ｌの値とも４に限定されないことは勿
論である。

〔実施例　■〕

第６図はこの発明の他の実施例を示すものである。メモ
リー手段ｌとして奇数列の画素データに対応するメモリ
ー１ａ・・・１ｄと偶数列の画素データに対応するメモ
リー１ｅ・・・Ｉｈの４　（ｎ＝４）個を１組とする２
　（ｍ＝２）組のメモリーを備えておき、更に、奇数列
用メモリー１ａ′・・・ｌｄ’、偶数列用メモリーｌｅ
′・・・ｌｈ’を備え、一方の８個のメモリーｌａ・・
・ｌｄ、ｉｏ・・・ｔｈと他方の８個のメモリー１ａ’
・・・ｌｄ’、　　ｌｅ’・・・１ｈ’とを用いて、読
出しと書込みを交互に行うようになっている。また以下
に記述するバッファー手段２としても奇数列に対応する
バッファー２ａ・・・２ｄ、偶数列に対応するバッファ
ー２ｅ・・・２ｈが備えられ、それぞれメモリー１ａ・
・・１ｄとメモリー１ｅ・・・１ｈに対応するようなっ
ている。更に、バッファー２ａ′・・・２ｄ’とバッフ
ァー２ｅ′・・・２ｈ′とが備えられ、上記メモリー１
ａ′・・・ｌｄ’。

１ｅ′・・・ｌｈ’に対応するようになっている。

以下メモリー１ａ・・・ｌｄ、ｌｅ・・・１ｈへの書込
みと読出しを中心に記述する。

上記実施例Ｉと同様、バッファ２ａ・・・２ｄ、２ｅ・
・・２ｈにはＣＰＵ２０等を用いてパターンジェネレー
タ〔図示しない〕から読出された正位の状態の行方向の
画素データが所定の時間に８個同時に入力されるように
なっている。そして書込みアドレスジェネレータ１０か
ら発生する書込みアドレス信号に基づいて一方の８つの
各メモリー１ａ・・・ｌｄ、ｌｅ・・・１ｈに上記バフ
ァ２ａ・・・２ｄ、２ｅ・・・２ｈに８個ずつ順次に入
力される画素データを以下のように書込む、即ち、第７
図に示すように、奇数行（α、Ｔ、・・・）の画素デー
タは、奇数行に対応する各メモリー１ａ・・・１ｄの配
列順にｍｏｄ（ｎ）の周期で書込まれる。即ち実施例■
で述べたように、隣接するメモリーの同一アドレスには
隣接する画素データが書込まれてるが、同一メモリー内
の隣接するアドレスには行方向のｎ個周期の画素データ
が位置することになる。　更に、偶数行（β、δ・・・
）に対応する画素データも偶数列に対応する各メモリー
１ｅ・・・１ｈに対して上記と同様な手順で画面信号が
書込まれる。

このように、画素データが書込まれたメモリーに対して
上記（２ａ）、　　（２ｂ）式によって演算されたアド
レスが与えられる。アドレス構造は上記実施例■とは異
なり以下のようになる。即ち、第９図に示すように、Ｘ
方向アドレスは各メモリーｌａ・・・ｌｄ、ｌｅ・・・
ｌｈを指定する最下位の２ビツトよりなるメモリー指定
アドレスＡｌと、各メモリー内でのアドレスを指定する
画素アドレスＡ２ｘとよりなる。また、上記ｙ方向アド
レスは、上記帰趨行か偶数行かを指定する（より一般的
には上記ｍ行の中の１行を指定する）行指定アドレスＡ
３と、各メモリー内での行を指定するメモリー内行アド
レスとで構成される。但し実施例！で説明したように、
メモリー内行アドレス上位概念的には、画素アドレスで
あるので以下画素アドレスＡ２ｙとする。

以下２ドツト時間に形成される２つのアドレス信号が第
１Ｏ図に示す如くである場合について説明する。

メモリー指定アドレスＡｌが分配手段４のデコーダ４１
に入力され、第８図（１）に示す１画素表示時間（以下
単に１クロツクと云う）毎に下記の各メモリー１ａ・・
・ｌｄに対応する４つのラッチ４２ａ・−４２ｄ（クロ
ック信号（１）で制御されている）のいずれか２つを開
くようになっている。即ち、上記例に従えば、アドレス
信号の下位２ビツトの行指定アドレスＡＩが第１行を表
すＯＯから第２列０１に変化しているので、００のとき
はラッチ４２ａ、０１のときはラッチ４２ｂ（勿論１０
の時はラッチ４２ｃ、１１のときはラッチ４２ｄ）が開
かれ、画素アドレスＡ２ｘ、Ａ２ｙ第８図（３）（４）
に示すように、上記のようにして開かれたラッチ４２ａ
・・・４２ｄに順次ラッチされるのである。

尚、実施例Ｉの説明でも述べた如（、回転角の関係で上
記（１ａ）　　（１ｂ）式を演算したときＵの値が大き
くなってもＸの値は変化しない場合がある。この場合は
上記最下位の２ビツトは、例えば００の番地を２回出力
しぐ従って、デコーダ４１ａは２回続いて開かれ、ラッ
チ４３ａに１番目のアドレス信号と２番目アドレス信号
が連続して人力され、他のラッチ４３ｂ・・・４３ｄに
はアドレス信号は入力されないことになる。

このようにラッチ４２ａ・・・４２ｄにラッチされた２
つのアドレスは、次に、第４図１２）に示すランチ制御
信号で第８図（６）に示すように同時にラッチ４３ａ・
・・４３ｄにラッチされ、マルチプレクサ４４ａ・・・
４４ｄで上記画素アドレスＡ２ｘ、Ａ２ｙが出力され、
書込み、読出しを切り換えるためのマルチプレクサ５ａ
・・・５ｄを介して各メモリーｌａ・・・ｌｄ、ｌｅ・
・・１ｈに人力される（第８図体号（７）　）。この段
階は、メモリー１ａとｌｅ（メモリー１ｂと１ｆ、メモ
リー１ｃとｔ　ｇ　、メモリー１ｄとｌｈ）には同じ画
素アドレスが入力される。

このようにして、各メモリー１ａ・・・ｌｄ、ｌｅ・・
・１ｈに入力された画素アドレスＡ２ｘ、Ａ２ｙに基づ
いて、所定のメモリー１ａ・・・ｌｄ、ｌｅ・・・ｌｈ
の所定のアドレスから読出された画素データは第８図（
８）の如くのタイミングで出力され、書込み、読出し切
換用のマルチプレクサ７ａ・・・７ｄを介してラッチ制
御信号（９）でラッチ７ａ・・・７ｄにラッチされ、マ
ルチプレクサ８に入力される（第４図Ｑｌ）。上記に於
いてメモリー指定アドレスＡ１が例えば００のときメモ
リー１ａと１ｅ（０１のときはメモリー１ｂとｉｆ、１
０のときはメモリーｌｃとＩｇ、１１のときはメモリー
１ｄと１ｈ）の同一の画素アドレスに収納された画素デ
ータが読出されるが、以下に記述するように、行指定ア
ドレスＡ３によって必要な画素データのみが表示装置に
出力される。

一方、アドレス信号の中上記デコーダ４１に入力された
と同じ、メモリー指定アドレスＡ１と、行指定アドレス
Ａ３とはシフトレジスタ９に入力され第８図ＱＤ　ａ　
、αｏｂに示すように、必要な時間遅延されてマルチプ
レクサ８の制御に使用される。

即ち、この場合のように上記メモリー指定アドレスＡＩ
が００で行指定アドレスＡ３がＯのの場合はラッチ７ａ
がまた、メモリー指定アドレスＡ１が０１であって行指
定アドレスＡ３が１のときはラッチ７ｆが開かれ、読出
しが行われ表示されるべき順にシリアルに出力され表示
装置に入力されるのである。また、メモリー１３の同じ
アドレスから２回同一の画素データが読出されている場
合には、ラッチ７ａのデータ（即ち、メモリー１ａの特
定のアドレスの画素データ）が２図表示装置に表示れる
ことになる。

以上のような読出しが行われている間に、メモリー１　
ａＬ　・、・ｌ　ｄ　ｌ　、　　ｌ　ｅｌ　・、、　ｌ
　ｈＩには次の画面の書込みが行われており、上記手順
で読出された画素データの表示が終わった後、直ぐに、
このメモリー　１　ａｌ　、、、　ｌｄｌ、ｔ　ｅ／、
・、ｔ　ｈｌからの読出しが行われるのである。

上記においては、ｍ＝２．ｎ＝４の場合についてのみ説
明したが、ｍ＝２．ｎ＝４に限らず種々の体を採りうろ
ことは勿論である。

〔実施例■〕

上記のように複数画素表示時間に複数の画素データを同
時に読出して、画像回転を行おうとする場合の基本的な
条件は、同時に読出される複数の画素データが同一メモ
リーに記憶されていないことである。この点に着目して
更に考察すると、先ず、正位状態において、行方向に連
続するＮ個の画素データを同時に読出したいときには、
該Ｎ個の画素データはそれぞれ異なるメモリーに収納さ
れている必要がある。また、列方向にＮ個の画素データ
を同時に読出したいときにも、同様であり、結果として
、行あるいは列のいずれの方向にもＮ個の画素データを
同時に読出そうとする場合には、Ｎ２のメモリーを用い
て、パターンジェネレータから得られる１画面分の画素
データの正位状態の各１行分を、特定数Ｎｔの各メモリ
ーに配列順にｍｏｄＮ”の周期で記憶させて、更に各行
の正位状態で同じ列に属する各画素データを隣接行に対
してＮ個分シフトした状態で記憶させるのである。

第１１図は上記観点に基づいたて、Ｎを２とした場合の
各メモリー１ａ・・・ｌｄへ画素データの記憶状態であ
る。正位状態のα、β、Ｔ・・・の各行の各画素データ
はｎｏｄＮ”の周期で各メモリーに記憶されている。ま
た同一列に属する画素データ（即ち、同一サフィックス
が付されたα、β、Ｔ・・・の各画素データ）はＮ個ず
つシフトされている。

このように、１画面分の画素データを記憶したメモリー
に対して、第１２図の回路を用いて上記第１の実施例で
述べた如く式（２ａ）、　　（２ｂ）を演算して上記シ
フトされない状態でのアドレスＸｏ＋　　ｙｏを求める
。次に、乗算器３５で上記アドレスｙ０の最下位ビット
にＮを掛けた値を算出し、原価と加算器３４ａの出力の
下位のＮ２に対応するビット（この場合２ビツト）とを
加算器３６で加算するようにしてメモリー指定アドレス
Ａ１゜とじたものである。一方画素アドレスＡ２ｘとメ
モリー内行アドレスＡ２ｘの構成は上記実施例Ｉと全く
同様である。

上記のよにして発生した、メモリー指定アドレスＡ１゜
がデコーダ４１に入力されて画素アドレスＡ２ｘ、メモ
リー内行アドレスＡ２ｙを各メモリー１ａ・・・１ｄに
分配し、該メモリー１ａ・・・１ｄから読出された画素
データを上記メモリー指定アドレスＡ１゜を用いてシリ
アルに整列する点は上記実施例Ｉの場合と全く同じであ
る。

ただし、この場合全角回転させようとすると、Ｎ画素表
示時間にＮ個の画素データを読出すことになるので、Ｎ
を２とした場合、タイミングチャートは第２の実施例の
タイミングチャートと全く同様となる。

〔効果〕

以上説明したように、この発明は、限定された角度に於
いて、あるいあ、全角に於いて、隣接する複数の画素デ
ータを同時に読出すことができ、かつ、続出した画素デ
ータをシリアルに整列して表示装置に入力しているので
、アクセス速度の遅いメモリーを用いてもリアルタイム
で画像回転ができる効果がある。

【図面の簡単な説明】

第１図はこの発明を実施するための回路図、第２図は画
像回転をする場合のアドレスの計算方法を示す説明図、
第３図はこの発明によるメモリー内のデータ記憶状態を
示す概念図、第４図は上記第１図の回路のタイミングチ
ャート、第５図は上記第１図の回路に使用されるアドレ
ス信号の構造を示す概念図、第６図はこの発明を実施す
るための別の回路図、第７図は上記第６図の回路に使用
したメモリーへのデータ記憶状態を示す概念図、第８図
は上記第６図の回路のタイミングチャート第９図は上記
第６図の回路に使用するアドレス信号の構造を示す概念
図、第１０はアドレス信号の変化の１例を示す概念図、
第１１図はこの発明を実施するためのメモリーへの記憶
状態を示す別の概念図、第１２図は上記１１図のメモリ
ーを使用した回路図である。図中１　　（ｌａ、ｌｂ・・・）・・・メモリーＡ１・・・
メモリー指定アドレスＡ２　　（Ａ２ｘ、Ａ２ｙ）一画素アドレスＡ３・・・
行指定アドレス第　　２　　図１．１　　ＩＤ　　Ｉｃ　　　１０第　　　５　　　図Ａ２ソ　　　Ａ２χ　Ａ］第　　　９　　　図Ａ２（ソ）Ａ３　　　　Ａ２（χ）　　Ａｌ第１θ図 ↓ （ｂ）　−−−−ＸＸＸＸＩ−−−−００００１第　　
８　　図第１１図

Claims

【特許請求の範囲】

（１）パターンジェネレータから得られる正位状態の１
画面分の各行の画素データを、複数個（ｎ）の各メモリ
ーの配列順に順次にｍｏｄ（ｎ）の周期で記憶させるス
テップ、回転をかけようとする角度に対応した、上記各メモリー
を指定するためのメモリー指定アドレスと各メモリー内
の各画素のアドレスを指定するための画素アドレスとよ
りなるアドレス信号を発生するステップ、順次に発生する、（２≦ｌ≦ｎ）個ずつの上記アドレス
信号の中の画素アドレスをメモリー指定アドレスに基づ
いて各メモリーに分配するステップ、上記ステップによって指定されたメモリーの指定された
アドレスから所定の画素データを読出すステップ、各メモリーから読出された画素データを、上記メモリー
指定アドレスを用いて表示されるべき順序にｎ個ずつシ
リアルに整列させてディスプレイに出力するステップとよりなる画像回転方法。
（２）パターンジェネレータから得られる正位状態の１
画面分の各行の画素データを、特定数（ｍ）の各行に対応する、特定数（ｎ）のメモリーの配
列順にｍｏｄ（ｎ）の周期で記憶させるステップ、回転をかけようとする角度に対応した、上記ｍの各行を
指定するための行指定アドレスと、上記ｎのメモリーを
指定するためのメモリー指定アドレスと、各メモリー内
の各画素のアドレスを指定するための画素アドレスとよ
りなるアドレス信号を発生するステップ、順次に発生するｍ個ずつのアドレス信号のうちの画素ア
ドレスをメモリー指定アドレスに基づいて各メモリーに
分配するテップ上記ステップによって指定されたメモリーの指定された
アドレスから所定の画素データを読出すステップ、各メモリーから読出された画素データを、上記メモリー
指定アドレスと行指定アドレスとを用いて表示されるべ
き順序にｍ個ずつシリアルに整列させてディスプレイに
出力するステップとよりなる画像回転方法。
（３）パターンジェネレータから得られる正位状態の１
画面分の各行の画素データを、特定数Ｎ＾２の各メモリ
ーの配列順に順次にｍｏｄ（Ｎ＾２）の周期で記憶させ
て、更に各行の画素データが前行に対してＮ個分シフト
した状態で記憶させるステップ、回転をかけようとする角度及び、上記配列周期とシフト
数を考慮した、上記Ｎ＾２のメモリーを指定するための
メモリー指定アドレスと、各メモリー内の各画素のアド
レスを表す画素アドレスとよりなるアドレス信号を発生
するステップ、順次に発生するＮ個ずつのアドレス信号のうちの画素ア
ドレスをメモリー指定アドレスで各メモリーに分配する
テップ上記ステップによって指定されたメモリーの指定された
アドレスから所定の画素データを読出すステップ、各メモリーから読出された画素データを、上記分配に使
用したメモリー指定アドレスと列指定アドレスとを用い
て表示されるべき順序にｍ個ずつシリアルに整列させて
ディスプレイに出力するステップとよりなる画像回転方法。