JPH07234821A - ページング装置およびディスプレイコントローラ - Google Patents

Abstract

(57)【要約】 【目的】ページディレクトリ／ページテーブルに対する
ライトサイクルの実行回数を低減し、ディスプレイコン
トローラ内のコプロセッサの性能向上を図る。 【構成】ページディレクトリ１４１のリードアクセス時
に、そのリードされたページディレクトリエントリから
ページテーブルベースアドレスが読み取られると共に、
そのページディレクトリエントリに保持されているＡビ
ットがレジスタ５６にセットされる。Ａビット＝“１”
ならば、ページディレクトリ１４１のＡビットを“１”
にセットするためのライトサイクルの実行は禁止され
る。また、リードしたページテーブルエントリに保持さ
れているＡビット，Ｄビットが既に“１”ならば、それ
らビットを“１”に設定するためのページテーブル１４
２に対するライトサイクルの実行も禁止される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はコンピュータシステム
におけるページング装置に関し、特にディスプレイコン
トローラに組み込まれ、２レベルページングによって仮
想アドレスを実アドレスを変換するページング装置に関
する。

【０００２】

【従来の技術】一般に、マルチタスクオペレーティング
システムが使用されるコンピュータシステムにおいて
は、仮想記憶を実現するための代表的な方法の１とし
て、２レベルページングが利用されている。この２レベ
ルページングは、仮想アドレスの仮想ページアドレスを
２つに分け、上位側をページディレクトリのインデック
スとしてページテーブルの位置を求め、さらに下位側を
インデックスとして実ページアドレスを求めるというペ
ージング方法であり、１レベルのものよりも、メモリ上
に存在するページテーブル数を削減する事ができる。

【０００３】また、ページングを高速に行うために、通
常はＴＬＢ（Ｔｒａｎｓｌａｔｉｏｎ Ｌｏｏｋａｓｉ
ｄｅ Ｂｕｆｆｅｒ）と呼ばれるアドレス変換テーブル
をページング機構内に設け、メモリ上のページテーブル
を参照する回数を少なくする工夫がなされている。

【０００４】このようなページング処理は、ＣＰＵに内
蔵されたページングユニットによって次のように実行さ
れる。すなわち、ページング処理では、まず、ＴＬＢが
参照される。ＴＬＢヒットの場合には、そのＴＬＢに保
持されている実ページアドレスを利用して実アドレスが
生成される。この場合、メモリ上のページディレクトリ
およびページテーブルは参照されない。

【０００５】一方、ＴＬＢがミスヒットすると、仮想ア
ドレスの上位ビットを用いてメモリ上のディレクトリが
リードアクセスされ、これによってページテーブルアド
レスが求められる。次いで、アクセスビット（Ａビッ
ト）と称される管理情報をページディレクトリエントリ
にセットするためのメモリライトサイクルが行われ、Ａ
ビットは“１”にセットされる。Ａビット＝“１”は、
そのページディレクトリエントリに対応するページ群が
使用されていることを示す。この後、ページテーブルア
ドレスを用いてメモリ上のページテーブルがリードアク
セスされ、そのページテーブルエントリから読み出され
た実ページアドレスを利用して実アドレスが求められ
る。そして、その実アドレスによってメモリ上のページ
がライトアクセスされると、Ａビットとダーティービッ
ト（Ｄビット）をページテーブルエントリにセットする
ためのメモリライトサイクルが行われ、Ａビットおよび
Ｄビットはそれぞれ“１”にセットされる。ここで、ペ
ージテーブルエントリのＡビット＝“１”は該当ページ
が使用されていることを示し、Ｄビット＝“１”は該当
ページの内容更新がなされたことを示す。

【０００６】このように、ＴＬＢミスヒットの場合には
メモリリードサイクルだけでなく、ＡビットやＤビット
をセットするためのメモリライトサイクルも必要とな
り、ページング処理に時間がかかる欠点があった。

【０００７】ところで、前述のＡビットの値は、オペレ
ーティングシステム（ＯＳ）によって定期的に“０”に
リセットされる。これは、使用頻度が少ないにも拘ら
ず、一旦アクセスされるとそのページが使用状態（Ａビ
ット＝“１”）に維持されたままになるという不具合を
防止するためである。メモリ上に新たなページをロード
する際には、Ａビット＝“０”のページが探され、そこ
にページがロードされる。使用頻度の高いページは、Ｏ
ＳによってＡビットがリセットされても、その後直ぐに
“１”にセットされる。このため、使用頻度の高いペー
ジは置き換えの対象とはならず、使用頻度の低いページ
だけが新ページに置き換えられる。したがって、ＯＳに
よってＡビットのリセットが行われるまでの期間に同一
ページのアクセスが連続した発生した場合には、２回目
以降のページアクセス時に実行されるＡビットセットの
ためのメモリライトサイクルは、実際上意味のないもの
である。

【０００８】同様に、前述のＤビットセットのためのメ
モリライトサイクルも、もし該当するページディレクト
リエントリのＤビットがすでに“１”にセットされてい
たならば、意味のないものとなる。

【０００９】以上のように、ＡビットおよびＤビットの
セットは実際上必要でない場合もあるが、従来のページ
ング処理では、それに関係なくそれらＡビットおよびＤ
ビットのセットのためのメモリライトサイクルが毎回行
われていた。

【００１０】

【発明が解決しようとする課題】従来では、ＴＬＢのミ
スヒット時における不必要なＡビットおよびＤビットの
セットのためのモリライトサイクルが発生し、これによ
ってページング処理全体に要する時間が増大し、システ
ムの性能が低下される問題があった。

【００１１】この発明はこのような点に鑑みてなされた
もので、ＡビットおよびＤビットのセットのためのメモ
リライトサイクルの実行回数を低減できるようにし、シ
ステム性能を向上することができるページング装置を提
供することを目的とする。

【００１２】

【課題を解決するための手段および作用】この発明は、
ページングによって仮想アドレスを実アドレスに変換す
るページング装置において、複数のページテーブルエン
トリを有し、ページテーブルエントリ毎に対応するペー
ジの実ページアドレスおよびそのページの使用の有無を
示す参照ビットを保持するページテーブルと、前記仮想
アドレスの上位ビット部によって指定される前記ページ
テーブルのページテーブルエントリをリードするページ
テーブルリード手段と、前記リードしたページテーブル
エントリに含まれる実ページアドレスと前記仮想アドレ
スの下位ビット部とから前記仮想アドレスに対応する実
アドレスを生成する手段と、前記リードしたページテー
ブルエントリに含まれる前記参照ビットを参照し、前記
参照ビットが前記ページの未使用を示す時前記リードし
たページテーブルエントリにページ使用を示す参照ビッ
トをライトする手段とを具備することを特徴とする。

【００１３】このページング装置においては、ページテ
ーブルのリードアクセス時に、リードされたページテー
ブルエントリから実ページアドレスが読み取られると共
に、そのページテーブルエントリに保持されている参照
ビットが読み取られる。参照ビットがページ使用を示す
ならば、ページテーブルエントリの参照ビットをページ
使用を示す状態にセットするためのライトサイクルは実
行されない。従って、不必要な参照ビットセットのため
のメモリライトサイクルの発生が防止され、メモリライ
トサイクルの実行回数を低減できる。

【００１４】

【実施例】以下、図面を参照して、この発明の実施例を
説明する。図１にはこの発明の一実施例に係わる表示制
御システム全体の構成が示されている。この表示制御シ
ステム４は、例えば、１０２４×７６８ドット、２５６
色同時表示の表示モードを持つＸＧＡ（ eＸtended Ｇ
raphics Ａrray）仕様の表示制御システムであり、ポ
ータブルコンピュータのシステムバス３に接続される。
この表示制御システム４は、ポータブルコンピュータ本
体に標準装備されるフラットパネルディスプレイ４０お
よびオプション接続されるカラーＣＲＴディスプレイ５
０双方に対する表示制御を行なう。

【００１５】表示制御システム４には、ディスプレイコ
ントローラ１０、デュアルポート画像メモリ（ＶＲＡ
Ｍ）３０、およびＤＡＣ（Ｄ／Ａコンバータ）３５が設
けられている。これらディスプレイコントローラ１０、
デュアルポート画像メモリ（ＶＲＡＭ）３０、およびＤ
ＡＣ３５は、図示しない回路基板上に搭載されている。

【００１６】ディスプレイコントローラ１０はゲートア
レイによって実現されるＬＳＩであり、この表示制御シ
ステム４の主要部を成す。このディスプレイコントロー
ラ１０は、ＣＰＵ１からの指示に従い、デュアルポート
画像メモリ（ＶＲＡＭ）３０およびＤＡＣ３５を利用し
て、フラットパネルディスプレイ４０およびカラーＣＲ
Ｔディスプレイ５０に対する表示制御を実行する。ま
た、このディスプレイコントローラ１０は、バスマスタ
として機能し、システムメモリ２を直接アクセスするこ
とができる。

【００１７】デュアルポート画像メモリ（ＶＲＡＭ）３
０は、シリアルアクセスに使用されるシリアルポート
（シリアルＤＡＴＡ）とランダムアクセスのためのパラ
レルポート（ＤＡＴＡ）を備えている。シリアルポート
（シリアルＤＡＴＡ）は表示画面リフレッシュのための
データ読み出しに使用され、またパラレルポート（ＤＡ
ＴＡ）は表示データの更新に使用される。このデュアル
ポート画像メモリ（ＶＲＡＭ）３０は、複数のデュアル
ポートＤＲＡＭから構成されており、１Ｍバイト乃至４
Ｍバイトの記憶容量を有している。このデュアルポート
画像メモリ（ＶＲＡＭ）３０には、フラットパネルディ
スプレイ４０またはカラーＣＲＴディスプレイ５０に表
示するための表示データが描画される。

【００１８】この場合、ＸＧＡ仕様に適合したアプリケ
ーションプログラム等で作成されたＸＧＡ仕様の描画デ
ータは、パックドピクセル方式によってデュアルポート
画像メモリ（ＶＲＡＭ）３０に格納される。このパック
ドピクセル方式は、メモリ上の連続するビットで１画素
を表す色情報マッピング形式であり、例えば、１画素を
１，２，４，８，または１６ビットで表す方式が採用さ
れている。一方、ＶＧＡ仕様の描画データは、ＶＧＡ仕
様に適合した従来のアプリケーションプログラム等で作
成されるものであり、メモリプレーン方式によってデュ
アルポート画像メモリ（ＶＲＡＭ）３０に描画される。
このメモリプレーン方式は、メモリ領域を同一アドレス
で指定される複数のプレーンに分割し、これらプレーン
に各画素の色情報を割り当てる方式である。例えば、４
プレーンを持つ場合には、１画素は、各プレーン毎に１
ビットづつの合計４ビットのデータによって表現され
る。

【００１９】また、デュアルポート画像メモリ（ＶＲＡ
Ｍ）３０には、テキストデータも格納される。１文字分
のテキストデータは、ＸＧＡ、ＶＧＡのどちらの仕様に
おいても，８ビットのコードと８ビットのアトリビュー
トからなる合計２バイトのサイズを持つ。アトリビュー
トは、フォアグランドの色を指定する４ビットデータと
バックグランドの色を指定する４ビットデータから構成
されている。

【００２０】ＤＡＣ３５は、ディスプレイコントローラ
１０によって生成されたＣＲＴビデオデータをアナログ
Ｒ，Ｇ，Ｂ信号に変換してＣＲＴディスプレイ５０に供
給する。

【００２１】ディスプレイコントローラ１０は、レジス
タ制御回路１１、システムバスインターフェース１２、
描画用のコプロセッサ１３、メモリデータバス制御回路
１４、ＣＲＴコントローラ（ＣＲＴＣ）１５、メモリア
ドレスバス制御回路１６、メモリ制御回路１８、スプラ
イトメモリ１９、シリアライザ２０、ラッチ回路２１、
フォアグランド／バックグランドマルチプレクサ２２、
グラフィック／テキストマルチプレクサ２３、カラーパ
レット２４、スプライトカラーレジスタ２５、ＣＲＴビ
デオマルチプレクサ２６、スプライト制御回路２７、お
よびフラットパネルエミュレーション回路２８から構成
されている。

【００２２】レジスタ制御回路１１は、システムバスス
ンターフェース１２を介してシステムバス３からのアド
レスおよびデータを受けとり、アドレスのデコード、お
よびそのデコード結果によって指定される各種レジスタ
に対するリード／ライト制御を行なう。システムバスイ
ンターフェース１２は、システムバス３を介してホスト
システムとのインターフェース制御を行なうものであ
り、ＩＳＡ、ＥＩＳＡ、マイクロチャネル、ローカルバ
ス等の各種仕様に適合したバスインターフェースをサポ
ートする。

【００２３】描画用コプロセッサ１３は、ＣＰＵ１から
の指示に応答して、デュアルポート画像メモリ（ＶＲＡ
Ｍ）３０中の描画データに対してさまざまな描画機能を
提供するものであり、画素のブロック転送、線描画、領
域の塗りつぶし、画素間の論理／算術演算、画面の切り
出し、マップのマスク、Ｘ−Ｙ座標でのアドレッシン
グ、ページングによるメモリ管理機能等を有している。
この描画用コプロセッサ１３には、ＶＧＡ／ＸＧＡ互換
のデータ演算回路１３１、２次元アドレス発生回路１３
１、およびページングユニット１３３が設けられてい
る。

【００２４】データ演算回路１３１は、シフト、論理算
術演算、ビットマスク、カラー比較等のデータ演算を行
なうものであり、またＶＧＡ互換のＢＩＴＢＬＴ機能も
有している。２次元アドレス発生回路１３１は、矩形領
域アクセス等のためのＸ−Ｙの２次元アドレスを発生す
る。また、２次元アドレス発生回路１３１は、領域チェ
ックや、セグメンテーション等を利用したリニアアドレ
ス（実メモリアドレス）への変換処理も行なう。ページ
ングユニット１３３は、ＣＰＵ１と同じ仮想記憶機構を
サポートするためのものであり、ページング有効時には
２次元アドレス発生回路１３１が作ったリニアアドレス
をページングによって実アドレスに変換する。また、ペ
ージング無効時にはリニアアドレスがそのまま実アドレ
スとなる。このページングユニット１３３は、ページン
グのためにＴＬＢを備えている。

【００２５】また、このページングユニット１３３は、
描画用コプロセサがシステムメモリ２をアクセスする時
とデュアルポート画像メモリ（ＶＲＡＭ）３０をアクセ
スする時とで異なったページングを行なうように構成さ
れている。このようなページング機能はこの発明の特徴
とする部分であり、その詳細は図２および図９を参照し
て後述する。

【００２６】メモリデータバス制御回路１４は、デュア
ルポート画像メモリ（ＶＲＡＭ）３０のパラレルデータ
ポート（ＤＡＴＡ）のデータバスを制御するためのもの
であり、ソース、パターン、マスク、デストの４マップ
のデータをページモードによってまとめてアクセスする
ためのバッファを備えている。このバッファは、ライト
データバッファの機能も兼ねる。

【００２７】ＣＲＴコントローラ１５は、ＸＧＡ仕様に
合った高解像度（例えば、１０２４×７６８ドット）で
フラットパネルディスプレイ４０またはＣＲＴディスプ
レイ５０に画面表示を行うための各種表示タイミング信
号（水平同期信号、垂直同期信号等）を発生するＸＧＡ
用のＣＲＴＣと、ＶＧＡ仕様に合った中解像度（例え
ば、６４０×４６０ドット）でフラットパネルディスプ
レイ４０またはＣＲＴディスプレイ５０に画面表示を行
うための各種表示タイミング信号（水平同期信号、垂直
同期信号等）を発生するＶＧＡ用のＣＲＴＣを備えてい
る。また、このＣＲＴコントローラ１５は、デュアルポ
ート画像メモリ（ＶＲＡＭ）３０のシリアルポート（シ
リアルＤＡＴＡ）から画面表示すべき描画データを読み
出すための表示アドレスも発生する。

【００２８】メモリアドレスバス制御回路１６は、シス
テムバスインターフェース１２を介して供給されるＣＰ
Ｕ１からのアドレス、描画用コプロセッサ１３からのア
ドレス、ＣＲＴＣコントローラからのアドレスを選択し
て、デュアルポート画像メモリ（ＶＲＡＭ）３０に供給
する。メモリ制御回路１８は、デュアルポート画像メモ
リ（ＶＲＡＭ）３０をリード／ライトアクセスするため
の各種制御信号（Ｃｏｎｔ）、およびシリアルデータポ
ートからのデータ読み出しタイミングを制御するための
クロックＳＣＫ、出力イネーブル信号ＳＯＥを発生す
る。また、メモリ制御回路１８は、スプライトメモリ１
９のアクセス制御と、スプライト表示タイミング制御を
行なう。

【００２９】スプライトメモリ１９には、グラフィック
モードではスプライトデータ、テキストモードではフォ
ントが書き込まれる。テキストモードでは、デュアルポ
ート画像メモリ（ＶＲＡＭ）３０から読み出されたテキ
ストデータのコードがインデックとしてスプライトメモ
リ１９に供給され、そのコードに対応するフォントが読
み出される。シリアライザ２０は、複数画素分のパラレ
ルなピクセルデータをピクセル単位（シリアル）に変換
するパラレル／シリアル変換回路であり、グラフィック
モードではデュアルポート画像メモリ（ＶＲＡＭ）３０
のシリアルデータポート（シリアルＤＡＴＡ）から読み
出されるメモリデータとスプライトメモリ１９から読み
出されるスプライトデータをそれぞれパラレル／シリア
ル変換し、テキストモードではスプライトメモリ１９か
ら読み出されるフォントデータをパラレル／シリアル変
換する。

【００３０】ラッチ回路２１は、コードデータからフォ
ントデータへの変換の遅れ時間だけアトリビュートの出
力タイミングを遅延させるためのものであり、テキスト
モードにおいてデュアルポート画像メモリ（ＶＲＡＭ）
３０から読み出されるテキストデータのアトリビュート
を保持する。フォアグランド／バックグランドマルチプ
レクサ２２は、テキストモードにおいてアトリビュート
のフォアグランド色（前面色）／バックグランド色（背
景色）の一方を選択する。この選択は、シリアライザ２
０から出力されるフォントデータの値“１”（フォアグ
ランド），“０”（バックグランド）によって制御され
る。グラフイック／テキストマルチプレクサ２３は、グ
ラフイックモードとテキストモードの切替えを行なうた
めのものであり、グラフイックモードにおいてはシリア
ライザ２０から出力されるメモリデータを選択し、テキ
ストモードにおいてはフォアグランド／バックグランド
マルチプレクサ２２の出力を選択する。

【００３１】カラーパレット制御回路２４は、グラフィ
ックまたはテキストデータの色変換を行なうためのもの
である。このカラーパレット制御回路２４は、２段構成
のカラーパレットテーブルを備えている。第１のカラー
パレットテーブルは、１６個のカラーパレットレジスタ
から構成されている。各カラーパレットレジスタには、
６ビットのカラーパレットデータが格納されている。第
２のカラーパレットテーブルは、２５６個のカラーパレ
ットレジスタから構成されている。各カラーパレットレ
ジスタには、Ｒ，Ｇ，Ｂそれぞれ６ビットから構成され
る１８ビットのカラーデータが格納されている。

【００３２】グラフィックモードにおいては、８ビット
／ピクセルのＸＧＡ仕様のメモリデータは、第１のカラ
ーパレットテーブルを介さずに、第２のカラーパレット
テーブルに直接送られ、そこでＲ，Ｇ，Ｂそれぞれ６ビ
ットから構成されるカラーデータに変換される。また、
４ビット／ピクセルのＶＧＡ仕様のメモリデータは、ま
ず第１のカラーパレットテーブルに送られ、そこで６ビ
ットのカラーデータに変換されて出力される。そして、
この６ビットのカラーデータには、カラーパレット制御
回路１９内蔵のカラー選択レジスタから出力される２ビ
ットデータが加えられ、これにより合計８ビットのカラ
ーデータとなる。この後、その８ビットのカラーデータ
は、第２のカラーパレットテーブルに送られ、そこで
Ｒ，Ｇ，Ｂそれぞれ６ビットから構成されるカラーデー
タに変換される。

【００３３】一方、テキストモードにおいては、ＸＧ
Ａ，ＶＧＡどちらの仕様のテキストデータも、第１およ
び第２の２段のカラーパレットテーブルを介して、Ｒ，
Ｇ，Ｂそれぞれ６ビットから構成されるカラーデータに
変換される。

【００３４】また、ＸＧＡのグラフィクスモードにおい
ては、１画素が１６ビットから構成されるダイレクトカ
ラモードがあり、この場合には、その１６ビット／ピク
セルのメモリデータは、カラーパレット制御回路２４を
介さずに、ＣＲＴビデオマルチプレクサ２６に直接供給
される。

【００３５】スプライトカラーレジスタ２５は、スプラ
イト表示色を指定する。ＣＲＴビデオマルチプレクサ２
６は、ＣＲＴビデオ表示出力を選択するものであり、カ
ラーパレット制御回路２４の出力、またはシリアライザ
２０からのダイレクトカラー出力の選択、さらにはスプ
ライト表示のビデオ切替えを行なう。スプライト制御回
路２７は、シリアライザ２０によってパラレル／シリア
ル変換されたスプライトデータに従ってＣＲＴビデオマ
ルチプレクサ２６を制御し、スプライト表示時のビデオ
切替え制御を行なう。フラットパネルエミュレーション
回路２８は、ＣＲＴビデオ出力を変換してフラットパネ
ルディスプレイ４０用のフラットビデオデータを生成す
る。チプレクサ２２の出力を選択する。

【００３６】図２には、この発明の一実施例に係るペー
ジングユニットの構成が示されている。コプロセッサ１
３に組み込まれたページングユニット１３３は、ＭＳ−
ＷＩＮＤＯＷＳやＯＳ２などのマルチタスクＯＳをサポ
ートする仮想記憶機構を持つＣＰＵ１と基本的に同じ２
レベルページング機能をサポートするものであり、アド
レス発生回路１３２の仮想アドレス生成回路５１によっ
て実行されるセグメンテーションによって作成されたリ
ニアアドレスをページングによって実アドレスに変換す
る。

【００３７】このページングユニット１３３は、図示の
ように、ＴＬＢ５２、メモリ制御回路５３、第１および
第２のレジスタ５５，５６、セレクタ５７を備えてい
る。仮想アドレス生成回路５１は、ページングによるア
ドレス変換の対象となる仮想アドレスとしてセグメンテ
ーションの実行結果である３２ビットのリニアアドレス
を発生する。また、仮想アドレス生成回路５１は、メモ
リアクセス要求を発生する。発生されたリニアアドレス
は、ＴＬＢ５２に送られる。

【００３８】ＴＬＢ５２はアドレス変換用のキャッシュ
であり、複数、例えば４つのエントリを有している。各
エントリには、タグ情報とページ変換後の実ページアド
レスとが登録されている。タグ情報は、ページ変換前の
仮想ページアドレス（リニアアドレスタグ）を示す。

【００３９】ページ変換前の仮想ページアドレスに対応
する実ページアドレスがＴＬＢ５２に存在する時、つま
りリニアアドレスタグがリニアアドレスの上位ビット
（ｂ３１〜ｂ１２）と一致した時はＴＬＢヒットとな
り、ＴＬＢ５２から読み出される実ページアドレス（ペ
ージフレームアドレス）にリニアアドレスの下位ビット
部（オフセット）を加える事で実アドレスが生成され、
それがセレクタ５７によって選択される。

【００４０】一方、ページ変換前の仮想ページアドレス
に対応する実ページアドレスがＴＬＢ５２に存在しない
時、つまりリニアアドレスタグがリニアアドレスの上位
ビット（ｂ３１〜ｂ１２）と一致しない時はＴＬＢミス
ヒットとなり、システムメモリ２上のページディリクト
リ１４１およびページテーブル１４２を利用した２レベ
ルページングが実行される。

【００４１】メモリ制御回路５３は、２レベルページン
グによるアドレス変換、およびシステムメモリ２に格納
されたページディリクトリ１４１およびページテーブル
１４２、およびＶＲＡＭ３０のリード／ライトアクセス
を制御する。

【００４２】メモリ制御回路５３は、ページディリクト
リ１４１のディレクトリエントリをリードした時、その
ディレクトリエントリのＡビット（アクセスビット）、
Ｄビット（ダーティービット）、Ｐビット（プレゼント
ビット）を含む属性情報をＰＤＥ（ページディレクトリ
エントリ）用のレジスタ５６にロードする。このレジス
タ５６にロードされた内容は、リードアクセスされたデ
ィレクトリエントリに対するライトサイクルを実行する
必要があるか否かを判断するために利用される。

【００４３】また、メモリ制御回路５３は、ページテー
ブル１４２のページテーブルエントリをリードした時、
そのページテーブルエントリのＡビット（アクセスビッ
ト）、Ｄビット（ダーティービット）、Ｐビット（プレ
ゼントビット）を含む属性情報をページテーブルエント
リ（ＰＴＥ）用のレジスタ５５にロードする。このレジ
スタ５５にロードされた内容は、ページテーブルエント
リに対するライトサイクルを実行する必要があるか否か
を判断するために利用される。

【００４４】ページディレクトリ１４１は、複数のペー
ジディレクトリエントリを持つ。各ページディレクトリ
エントリは、ページテーブルアドレスおよびそのページ
テーブルについての管理情報を格納する。管理情報に
は、前述のＡビット、Ｄビット、Ｐビットを初め、Ｕ／
Ｓ（ユーザ／スーパバイザビット）ビットなどが含まれ
ている。

【００４５】Ａビットは、該当するページテーブルで管
理されているページ群に使用されているページ（リード
アクセスまたはライトアクセスされたページ）があるか
否かを示す。Ａビット＝“１”は使用されているページ
が存在することを示し、Ａビット＝“０”は使用されて
いるページが存在しないことを示す。Ｄビットは、該当
するページテーブルで管理されているページ群にデータ
が書き替えられたページ（ライトアクセスされたペー
ジ）があるか否かを示す。Ｄビット＝“１”は書き替え
られたページが存在することを示し、Ｄビット＝“０”
は書き替えられたページが存在しないことを示す。Ｐビ
ットは、該当するページテーブルがシステムメモリ２上
に存在するか否かを示す。Ｐビット＝“１”は該当する
ページテーブルがシステムメモリ２上に存在する事を示
し、Ｐビット＝“０”は該当するページテーブルがシス
テムメモリ２上に存在しない事を示す。Ｕ／Ｓビット＝
“１”は、ＯＳとアプリケーシションプログラムの双方
が該当するページ群をアクセスできることを示し、Ｕ／
Ｓビット＝“０”は、ＯＳのみがアクセスできることを
示す。

【００４６】ページテーブル１４２は、複数のページテ
ーブルエントリを持つ。各ページテーブルエントリは、
対応するページの実ページアドレスおよびそのページに
ついての管理情報を格納する。管理情報には、前述のＡ
ビット、Ｄビット、Ｐビット、Ｕ／Ｓビットなども含ま
れている。Ａビットは、該当するページが使用されてい
るページ（リードアクセスまたはライトアクセスされた
ページ）であるか否かを示す。

【００４７】Ａビット＝“１”は使用されているページ
であることを示し、Ａビット＝“０”は使用されてない
ページであることを示す。Ｄビットは、該当するページ
のデータが書き替えられたページ（ライトアクセスされ
たページ）であるか否かを示す。Ｄビット＝“１”は書
き替えられたページであることを示し、Ｄビット＝
“０”は書き替えらていないページであることを示す。
Ｐビットは、該当するページがメモリ２上に存在するか
否かを示す。Ｐビット＝“１”は該当するページがメモ
リ２上に存在する事を示し、Ｐビット＝“０”は該当す
るページがメモリ２上に存在しない事を示す。Ｕ／Ｓビ
ット＝“１”は、ＯＳとアプリケーシションプログラム
の双方が該当するページをアクセスできることを示し、
Ｕ／Ｓビット＝“０”は、ＯＳのみがアクセスできるこ
とを示す。

【００４８】ページディレクトリエントリのＡビットお
よびページテーブルエントリのＡビットは、ＯＳによっ
て定期的に“０”にリセットされる。図３、図４には、
この実施例におけるページディレクトリ１４１およびペ
ージテーブル１４２それぞれに対するライトサイクルの
実行条件が示されている。

【００４９】図示のように、ページディレクトリ１４１
に対しては、Ａビット＝“１”の時には一切のページデ
ィレクトリエントリに対するライトサイクルは実行され
ない。また、ページテーブル１４２に対しては、Ａビッ
ト＝“１”、且つＤビット＝“１”の時には一切のペー
ジテーブルエントリに対するライトサイクルは実行され
ない。

【００５０】次に、図５を参照して、この実施例のペー
ジングユニット１３３によって実行される２レベルペ−
ジングを用いたアドレス変換動作の原理を説明する。Ｔ
ＬＢ５２がミスヒットした場合、メモリ制御回路５３
は、ページディレクトリ１４１をリードアクセスする。
この場合、仮想アドレス生成回路５１によって生成され
た３２ビットのリニアアドレスの上位１０ビット（ｂ３
１−ｂ２２）からなるページディレクトリインデックス
は、コプロセッサ１３内のレジスタにセットされたペー
ジディレクトリベースアドレスによって指定されるペー
ジディレクトリ１４１から特定のページディレクトリを
読み出すためのオフセットアドレスとして使用される。
このコプロセッサ１３内のレジスタにセットされている
ページディレクトリベースアドレスは、ＣＰＵ１のレジ
スタに保持されているページディレクトリベースアドレ
スと常に同一の値に維持されている。

【００５１】上位１０ビット（ｂ３１−ｂ２２）のアド
レスによって指定されたページディレクトリエントリに
保持されているページテーブルベースアドレスおよび属
性情報は、メモリ制御回路５３によって読み取られれ
る。また、この時、属性情報は、ＰＤＥレジスタ５６に
ロードされる。

【００５２】Ｐ＝“１”ならば、該当するページテーブ
ル１４２がシステムメモリ２上に存在するので、メモリ
制御回路５３は、リードしたページテーブルベースアド
レスとリニアアドレスの中位１０ビット（ｂ２１−ｂ１
２）からなるページテーブルインデックス値を用いてペ
ージテーブル１４２をリードアクセスすると共に、それ
に続いて、ページディレクトリエントリにＡビット＝１
をセットするためのライトサイクルに移行する。このラ
イトサイクルでは、その実行に先立ってレジスタ５６の
Ａビットが参照され、Ａビット＝“１”か否かが検出さ
れる。Ａビット＝“１”ならばライトサイクルは禁止さ
れ、Ａビット＝“０”の時だけライトサイクルが行われ
る。

【００５３】ページテーブル１４２のリードアクセスに
おいては、リニアアドレスの中位１０ビット（Ａ２１−
Ａ５２）のアドレスは、ページテーブル１４２から適切
なページテーブルエントリを指定するために利用され
る。その指定されたページテーブルエントリの実ページ
フレームアドレスおよび属性情報は、メモリ制御回路５
３によって読み取られれる。また、この時に、属性情報
はレジスタ５５にロードされる。

【００５４】Ｐ＝“１”ならば、該当するページがシス
テムメモリ２上に存在するので、メモリ制御回路５３
は、Ａビット，Ｄビットをページテーブルエントリにセ
ットするためのライトサイクルに移行する。

【００５５】このライトサイクルでは、その実行に先立
ってレジスタ５５のＡビット、Ｄビットが参照され、Ａ
ビット＝“１”か否か、Ｄビット＝“１”か否かが検出
される。Ａビット＝“１”、且つＤビット＝“１”であ
れば、ライトサイクルの実行は禁止され、ＡビットとＤ
ビットのいずれかが“０”の場合には、Ａビット、Ｄビ
ットの必要な更新のために、ライトサイクルが実行され
る。この場合、Ｄビット＝“１”のセットは、該当する
ページにライトアクセスを行う場合に行われる。この
後、メモリ制御回路は、ＴＬＢ５２に実ページアドレス
を登録する。

【００５６】一方、ページディレクトリエントリとペー
ジテーブルエントリのいずれかのＰビットが“０”の場
合は、ページフォールトとなり、所定のページが２次記
憶などからシステムメモリ２に転送される。

【００５７】この場合、Ｐビット＝“１”で、且つＡビ
ット＝“０”のページが探され、そこに新たなページが
ロードされる。使用頻度の高いページは、ＯＳによって
Ａビットがリセットされても、その後直ぐに前述のライ
トサイクルによって“１”にセットされる。このため、
使用頻度の高いページは置き換えの対象とはならず、使
用頻度の低いページだけが新ページに置き換えられる。

【００５８】このように、この実施例のページングユニ
ットにおいては、リードしたページディレクトリ／テー
ブルエントリのＡビットなどの管理情報をレジスタ５
５，５６に保持しておき、それを参照することにより管
理情報更新のためのライトサイクルの実行を行うか否か
を決定している。したがって、不必要なＡビットセット
のためのメモリライトサイクルの発生が防止され、メモ
リライトサイクルの実行回数を低減できる。

【００５９】次に、図６および図７のフローチャートを
参照して、この実施例のページングユニット１３３によ
って実行されるアドレス変換動作全体の手順を詳細に説
明する。

【００６０】まず、仮想アドレス生成回路５１によって
生成されたリニアアドレスが実アドレスであるか否か、
すなわちページングユニット１３３のページング機能を
実行するか否かを決定する（ステップＳ１００）。リニ
アアドレスが実アドレスであれば、ステップＳ２７０に
進み、そこで、リニアアドレスがコプロセッサ１３のア
ドレスレジスタ（以下、ＣＰＡＤと称する）にロードさ
れる。

【００６１】リニアアドレスが実アドレスでなければ、
ステップＳ１１０に進み、そこで、ＴＬＢ５２内の参照
されるリニアアドレスタグに対応したバリッドビットが
“１”か否かが調べられ、バリッドビットが“１”であ
れば、ステップＳ１２０に進む。

【００６２】ステップ１２０では、ＴＬＢ５２から読み
出されるリニアアドレスタグと発生されたリニアアドレ
スの上位ビット（ｂ３１−ｂ１２）が比較される。それ
らが一致した場合、つまりＴＬＢヒットならば、ステッ
プＳ２８０に進む。ステップＳ２８０では、ＴＬＢ５２
から読み出される実ページアドレスに、発生されたリニ
アアドレスの下位１２ビット（ｂ１１−ｂ０）のオフセ
ット値が加算されて実アドレスが生成され、その実アド
レスがＣＰＡＤにロードされる。

【００６３】一方、ＴＬＢ５２から読み出されるリニア
アドレスタグと発生されたリニアアドレスの上位ビット
（ｂ３１−ｂ１２）が不一致であるか、あるいはバリッ
ドビットが“０”ならば、ＴＬＢミスヒットとなり、ス
テップＳ１３０に進む。ステップＳ１３０では、アドレ
ス変換のためにページディレクトリ１４１とページテー
ブル１４２のどちらを使用するサイクルであるかを示す
変換サイクル番号の値（以降、ＴＲＣＹＣと称する）が
クリアされ、初期化される。次いで、ステップＳ１４０
に進む。

【００６４】ステップＳ１４０では、ＴＲＣＹＣの値が
参照され、その値に応じてページディレクトリ１４１ま
たはページテーブル１４２がリードアクセスされる（Ｔ
ＲＣＹＣ＝“０”ならばページディレクトリ１４１、Ｔ
ＲＣＹＣ＝“１”ならばページテーブル１４２）。この
時、ページディレクトリ１４１からＰＤＥレジスタ５
６、またはページテーブル１４２からＰＴＥレジスタ５
５に、リードアクセスされたエントリに保持されている
属性情報がロードされる。

【００６５】この後、ステップＳ１５０に進み、そこ
で、ページディレクトリエントリまたはページテーブル
エントリからリードしたＰビットが“１”か否かが調べ
られる。Ｐビット＝“０”ならば、ページ不存在割り込
みが発生されてページフォルトとなり、処理が終了す
る。Ｐビット＝“１”ならば、ステップＳ１６０に進
む。

【００６６】ステップ１６０では、ページディレクトリ
エントリまたはページテーブルエントリからリードした
Ｕ／Ｓビットが“１”か否かが調べられる。Ｕ／Ｓビッ
トが“０”であれば、ステップＳ１７０に進み、そのペ
ージに対応するユーザのアクセスが特権レベルなどの機
構によって特別に許可されているか否かが調べられる。
ユーザのアクセスが許可されてないならば、ステップＳ
３００に進み、保護違反割り込みが発生される。

【００６７】Ｕ／Ｓビットが“１”であれば、ステップ
Ｓ１８０に進む。ステップＳ１８０では、その時のＴＲ
ＣＹＣが“１”であるか否かが決定される。ＴＲＣＹＣ
が“０”であればステップＳ１９０に進み、そこで、Ｐ
ＤＥレジスタ５６にロードされているＡビットが“１”
であるか否かが調べられる。Ａビットが“１”であるこ
とが検出された時は、リードアクセスされたページディ
レクトリエントリに対するメモリライトサイクルは発生
されずに、ステップＳ２４０に進む。一方、Ａビットが
“０”であれば、ステップＳ２３０に進み、そこで、リ
ードアクセスされたページディレクトリエントリに対す
るメモリライトサイクルが発生されて、システムメモリ
２上のページディレクトリエントリのＡビットが“１”
に設定されると共に、ＰＤＥレジスタ５６のＡビットも
“１”に設定される。そして、この後、ステップＳ２４
０にて、ＴＲＣＹＣの値が“１”に変更される。

【００６８】一方、ステップＳ１８０にてＴＲＣＹＣが
“１”であることが検出された場合は、ステップＳ２０
０に進み、そこで、ＰＴＥレジスタ５５にロードされて
いるＡビットが“１”であるか否かが調べられる。Ａビ
ットが“１”であれば、ステップＳ２１０にて、ＰＴＥ
レジスタ５５にロードされているＤビットが“１”であ
るか否かが調べられる。ステップＳ２１０にてＤビット
が“１”であることが検出されると、リードアクセスさ
れたページテーブルエントリに対するメモリライトサイ
クルは発生されずに、ステップＳ２４０に進む。

【００６９】一方、ＰＴＥレジスタ５５にロードされて
いるＡビットとＤビットの少なくとも一方が“０”なら
ば、リードアクセスされたページテーブルエントリに対
するメモリライトサイクルが発生されて、システムメモ
リ２上のページテーブルエントリのＡビットおよびＤビ
ットが共に“１”に設定されると共に、ＰＴＥレジスタ
５５のＡビットおよびＤビットも共に“１”に設定され
る。そして、この後、ステップＳ２４０にて、ＴＲＣＹ
Ｃの値が“０”に変更される。

【００７０】次に、ステップＳ２５０に進み、その時の
ＴＲＣＹＣの値が“１”か否かが調べられ、ＴＲＣＹＣ
の値が“１”であればステップＳ１４０の処理に戻り、
ＴＲＣＹＣの値が“０”であればステップＳ２６０に進
む。ステップＳ２６０では、コプロセッサ１３によるＶ
ＲＡＭ３０の該当するページに対するリード／ライトア
クセスが実行される。

【００７１】次に、図８および図９を参照して、コプロ
セッサ１３によって実行される描画演算動作を説明す
る。図８には、図１のフラットパネルディスプレイ４０
の画面（１０２４×７６８画素）上に表示されている矩
形領域１内の表示データを矩形領域２の位置に転送する
様子が示されている。

【００７２】この表示画面の先頭の２次元座標（０，
０）に対応するＶＲＡＭ３０の記憶位置を示すリニアア
ドレスの値は、ＦＤ８０００００ｈに設定されている。
フラットパネルディスプレイ４０上の１画素は、ＶＲＡ
Ｍ３０の８ビットデータから構成されている。矩形領域
１から矩形領域２へのデータ転送は、コプロセッサ１３
によるＢｉｔブロック転送（以下、ＢＬＴと称する）に
よって実行される。このＢＬＴ転送では、矩形領域１の
表示内容は、矩形領域２の位置にコピーされる。矩形領
域１の表示座標は（１６０，１２８）〜（４１２，２５
６）であり、矩形領域２の表示座標は（５１２，３８
４）〜（７６８，５１２）である。

【００７３】図９には、矩形領域１に対応するリニアア
ドレス（ＦＤ８６０２２０〜ＦＤ８７ＦＥＥ０）と、そ
のリニアアドレスとの比較結果に対応するＴＬＢヒット
／ミスヒットとの関係が示されている。

【００７４】以下、ＢＬＴ転送動作を説明する。ここで
は、簡単のために、コプロセッサ１３のＢＬＴ転送動作
の間、ＯＳによるページディレクトリエントリおよびペ
ージテーブルエントリのＡビットおよびＤビットのリセ
ットは発生されない場合を想定する。

【００７５】このＢＬＴ転送においては、図９から分か
るように、１０２４個のリニアアドレスがそれぞれＶＲ
ＡＭ３０上の矩形領域１の物理アドレスに変換される。
この仮想アドレス変換処理の実行回数は、矩形領域のサ
イズとＢＬＴ転送のデータ転送幅とによって決定される
ものである。矩形領域１に対応するアドレス変換処理に
おいては、ＴＬＢミスヒットが３２回発生する。

【００７６】ＴＬＢミスヒットが発生すると、ページン
グユニット１３３は、２レベルページング機能を利用し
た仮想アドレス変換を実行すると共に、新たな実ページ
アドレス（ページフレームベースアドレス）とリニアア
アドレスタグとをＴＬＢ５２のエントリにロードする。

【００７７】ＴＬＢヒットの場合は、２レベルページン
グ機能は実行されないので、仮想アドレス変換は１メモ
リクロックで実行できる。メモリクロックが５０ＭＨｚ
であるとすると、仮想アドレス変換の時間は２０ｎｓと
なる。ＴＬＢミスヒットの場合は、仮想アドレス変換の
ために３４メモリクロック（＝６８０ｎｓ）要する。す
なわち、ページディレクトリリードに１２メモリクロッ
ク、ページディレクトリライトに５メモリクロック、ペ
ージテーブルリードに１２メモリクロック、ページテー
ブルライトに５メモリクロック必要とされる。したがっ
て、通常のＢＬＴ転送では、仮想アドレス変換に要する
時間は、１×９９２＋３４×３２＝２０８０メモリクロ
ック（＝４１．６μｓ）となる。

【００７８】しかしながら、この実施例におけるコプロ
セッサ１３においては、ページディレクトリエントリの
Ａビットが“１”の時は、ページディレクトリエントリ
に対するメモリライトサイクルの発生は禁止される。ま
た、ページテーブルエントリのＡビットおよびＤビット
が共に“１”の時においても、ページディレクトリエン
トリに対する一切のメモリライトサイクルの発生は禁止
される。よって、ＴＬＢミスヒットが発生される度に、
ページディレクトリエントリとページテーブルエントリ
に対するメモリライトサイクルがそれぞれ禁止される。
なぜなら、矩形領域１の表示データは既に画面表示され
ているものであるので、矩形領域１の表示データをＶＲ
ＡＭ３０に書き込む時に、対応するページディレクトリ
エントリとページテーブルエントリは既にリード／ライ
トアクセスされているためである。よって、Ａビットお
よびＤビットは共に“１”である。

【００７９】したがって、この発明においては、ＢＬＴ
転送における仮想アドレス変換に要する時間は、１×９
９２＋２４×３２＝１７６０メモリクロック（＝３５．
２μｓ）で済む。通常のＢＬＴ転送と比較して、約１
６．４％の時間短縮を実現できる。矩形領域２の仮想ア
ドレス変換についても同様にして実行される。

【００８０】なお、ここでは、２レベルページングにつ
いてのみ説明したが、１レベルのページングにおいても
同様にしてリードサイクルにおいて読み取ったＡビット
などの情報を参照してメモリライトサイクルの必要性を
判断することにより、メモリライトサイクルの実行回数
を低減することができる。

【００８１】

【発明の効果】以上のように、このこの発明によれば、
ページディレクトリ／テーブルエントリをリードした時
にＡビットをレジスタにセットし、Ａビットを参照して
ライトサイクルの実行が必要か否かを決定している。こ
のため、不必要な参照ビットセットのためのメモリライ
トサイクルの発生が防止され、メモリライトサイクルの
実行回数を低減する事ができる。

【図面の簡単な説明】

【図１】この発明の一実施例に係わるディスプレイコン
トローラの構成を示すブロック図。

【図２】図１のディスプレイコントローラのコプロセッ
サ内に設けられたページングユニットの構成を示すブロ
ック図。

【図３】図２のページングユニットによるページディレ
クトリのライトサイクルの実行条件を示す図。

【図４】図２のページングユニットによるページテーブ
ルのライトサイクルの実行条件を示す図。

【図５】図２のページングユニットによるアドレス変換
動作の原理を説明するための図。

【図６】図２のページングユニットによって実行される
アドレス変換処理の手順の一部を説明するフローチャー
ト。

【図７】図２のページングユニットによって実行される
アドレス変換処理の手順の残り一部を説明するフローチ
ャート。

【図８】図１のディスプレイコントローラのコプロセッ
サによって実行されるＢＬＴ転送の一例を説明するため
の図。

【図９】図８のＢＬＴ転送の転送元矩形領域を指定する
リニアアドレスの値とＴＬＢヒット／ミスヒットとの関
係を示す図。

【符号の説明】

１…ＣＰＵ、２…システムメモリ、１０…ディスプレイ
コントローラ、１３…コプロセッサ、３０…ＶＲＡＭ、
５１…仮想アドレス生成回路、５２…ＴＬＢ、５３…メ
モリ制御回路、５５…ＰＴＥレジスタ、５６…ＰＤＥレ
ジスタ、１３３…ページングユニット、１４１…ページ
ディレクトリ、１４２…ページテーブル。

Claims (21)

【特許請求の範囲】
1. 【請求項１】 ページングによって仮想アドレスを実ア
   ドレスに変換するページング装置において、 複数のページテーブルエントリを有し、ページテーブル
   エントリ毎に対応するページの実ページアドレスおよび
   そのページの使用の有無を示す参照ビットを保持するペ
   ージテーブルと、 前記仮想アドレスの上位ビット部によって指定される前
   記ページテーブルのページテーブルエントリをリードす
   るページテーブルリード手段と、 前記リードしたページテーブルエントリに含まれる実ペ
   ージアドレスと前記仮想アドレスの下位ビット部とから
   前記仮想アドレスに対応する実アドレスを生成する手段
   と、 前記リードしたページテーブルエントリに含まれる前記
   参照ビットを参照し、前記参照ビットが前記ページの未
   使用を示す時前記リードしたページテーブルエントリに
   ページ使用を示す参照ビットをライトする手段とを具備
   することを特徴とするページング装置。
2. 【請求項２】 前記ページテーブルリード手段は、前記
   リードしたページテーブルのページテーブルエントリに
   保持されている前記参照ビットをレジスタにセットする
   手段を含み、 前記ライト手段は、前記リードしたページテーブルエン
   トリにページ使用を示す参照ビットをライトするための
   メモリライトサイクルを実行する手段と、前記レジスタ
   の参照ビットを参照して前記参照ビットが前記ページの
   未使用を示する否かを決定し、前記参照ビットがページ
   の使用を示す時、前記参照ビットをセットするためのメ
   モリライトサイクルの実行を禁止する手段とを含むこと
   を特徴とする請求項１記載のページング装置。
3. 【請求項３】 ２レベルページングによッて仮想アドレ
   スを実アドレスに変換するページング装置において、 複数のページテーブルエントリを有し、ページテーブル
   エントリ毎に対応するページの実ページアドレスおよび
   そのページの使用の有無を示す参照ビットを保持するペ
   ージテーブルと、 複数のページディレクトリエントリを有し、ページディ
   レクトリエントリ毎にページテーブルを参照するための
   ページテーブルアドレスおよびそのページテーブルによ
   って管理されているページ群の使用の有無を示す参照ビ
   ットを保持するページディレクトリと、 前記仮想アドレスの上位ビット部によって指定されるペ
   ージディレクトリのページディレクトリエントリをリー
   ドし、そのリードしたページディレクトリエントリに保
   持されている前記参照ビットを第１レジスタにセットす
   るディレクトリリード手段と、 前記第１レジスタにセットされているアクセスビットを
   参照し、前記参照ビットがページ群未使用を示す時前記
   リードしたページディレクトリエントリにページ群使用
   を示すアクセスビットをライトするディレクトリライト
   手段と、 前記リードしたページディレクトリエントリのページテ
   ーブルアドレスおよび前記仮想アドレスの中位ビット部
   によって指定される前記ページテーブルのページテーブ
   ルエントリをリードし、そのリードしたページディレク
   トリエントリに保持されている前記参照ビットを第２レ
   ジスタにセットするページテーブルリード手段と、 前記リードしたページテーブルエントリに含まれる実ペ
   ージアドレスと前記仮想アドレスの下位ビット部とから
   前記仮想アドレスに対応する実アドレスを生成する手段
   と、 前記第２レジスタにセットされている参照ビットを参照
   し、前記参照ビットがページ未使用を示す時前記リード
   したページテーブルエントリにページ使用を示す参照ビ
   ットをライトするページテーブルライト手段とを具備す
   ることを特徴とするページング装置。
4. 【請求項４】 ２レベルページングによって仮想アドレ
   スを実アドレスに変換するページング装置において、 複数のページテーブルエントリを有し、ページテーブル
   エントリ毎に対応するページの実ページアドレス、その
   ページのアクセスの有無を示すアクセスビット、および
   そのページのデータ更新の有無を示すダーティービット
   を保持するページテーブルと、 複数のページディレクトリエントリを有し、ページディ
   レクトリエントリ毎にページテーブルを参照するための
   ページテーブルアドレス、およびそのページテーブルに
   よって管理されているページ群のアクセスの有無を示す
   アクセスビットを保持するページディレクトリと、 前記仮想アドレスの上位ビット部によって指定されるペ
   ージディレクトリのページディレクトリエントリをリー
   ドし、そのリードしたページディレクトリエントリに保
   持されている前記アクセスビットを第１レジスタにセッ
   トするディレクトリリード手段と、 前記第１レジスタにセットされているアクセスビットを
   参照し、前記アクセスビットがページの未アクセスを示
   す時前記リードしたディレクトリエントリにページアク
   セスを示すアクセスビットをライトするディレクトリラ
   イト手段と、 前記リードしたページディレクトリエントリのページテ
   ーブルアドレスおよび前記仮想アドレスの中位ビット部
   によって指定される前記ページテーブルのページテーブ
   ルエントリをリードし、そのリードしたページディレク
   トリエントリに保持されている前記アクセスビットおよ
   びダーティービットを第２レジスタにセットするページ
   テーブルリード手段と、 前記リードしたページテーブルエントリに含まれる実ペ
   ージアドレスと前記仮想アドレスの下位ビット部とから
   前記仮想アドレスに対応する実アドレスを生成する手段
   と、 前記第２レジスタにセットされているアクセスビットお
   よびダーティービットを参照し、前記アクセスビットが
   未アクセスを示し、且つ前記ダーティービットがデータ
   未更新を示す時、前記リードしたページテーブルエント
   リにページアクセスを示すアクセスビットおよびデータ
   更新を示すダーティービットをライトするページテーブ
   ルライト手段とを具備することを特徴とするページング
   装置。
5. 【請求項５】 ＣＰＵと、このＣＰＵによって処理され
   る命令およびデータを格納するシステムメモリと、表示
   データを格納するビデオメモリと、ディスプレイモニタ
   を制御し、前記ビデオメモリの表示データをディスプレ
   イモニタに表示するディスプレイコントローラと、前記
   ＣＰＵと前記システムメモリと前記ディスプレイコント
   ローラとの間でデータを授受する通信手段とを含み、前
   記システムメモリと前記ビデオメモリの各々が前記ＣＰ
   Ｕおよび前記ディスプレイコントローラそれぞれの２レ
   ベルページング機能によってリード／ライトアクセスさ
   れるように構成されたコンピュータシステムにおけるデ
   ィスプレイコントローラにおいて、 データ保持手段と、 前記ビデオメモリに対するアクセス要求が発行された
   時、前記ビデオメモリが配置されているメモリアドレス
   空間を示すリニアアドレスを発生する手段と、 ページディレクトリベースアドレスの値と前記リニアア
   ドレスに含まれるページディスレクトリインデックスの
   値とに基づいて、前記システムメモリ上のページディレ
   クトリに含まれる所定のページディレクトリエントリを
   リードアクセスするメモリアクセス手段と、 前記ページディレクトリエントリがリードアクセスされ
   た時、そのアクセスされたページディレクトリエントリ
   内の履歴情報を前記データ保持手段にロードするローデ
   ィング手段と、 前記データ保持手段にロードされた前記履歴情報内の所
   定ビットが、該当するページが既にアクセスされたこと
   を示しているか否かを決定する手段と、 該当するページが既にアクセスされたことを示す時、前
   記リードアクセスされたページディレクトリエントリの
   属性情報を所定値にセットするために行われる前記ペー
   ジディレクトリエントリに対するライトアクセスを、禁
   止する禁止手段と、 前記ページディレクトリエントリからリードしたアドレ
   スによって指定される前記システムメモリ上のページテ
   ーブルエントリのページフレームアドレスと前記リニア
   アドレスのオフセット値とに基づいて、前記ビデオメモ
   リをリード／ライトアクセスする手段とを具備すること
   を特徴とするディスプレイコントローラ。
6. 【請求項６】 前記ローディング手段は、前記ページデ
   ィレクトリエントリの属性情報に含まれるアクセスビッ
   トを前記データ保持手段にロードすることを特徴とする
   請求項５記載のディスプレイコントローラ。
7. 【請求項７】 前記ページディレクトリエントリはペー
   ジテーブルベースアドレスを含み、 前記メモリアクセス手段は、リードアクセスされたペー
   ジディレクトリエントリのページテーブルベースアドレ
   スと前記リニアアドレスのページテーブルインデックス
   の値とに基づいて、前記システムメモリ上のページテー
   ブルに含まれる所定のページテーブルエントリをリード
   アクセスする手段を含むことを特徴とする請求項５記載
   のディスプレイコントローラ。
8. 【請求項８】 前記ローディング手段は、前記ページテ
   ーブルエントリがリードアクセスされた時、そのアクセ
   スされたページテーブルエントリ内の属性情報を前記デ
   ータ保持手段にロードする手段を含むことを特徴とする
   請求項７記載のディスプレイコントローラ。
9. 【請求項９】 前記ローディング手段は、前記ページテ
   ーブルエントリの属性情報の含まれるアクセスビットお
   よびダーティービットを前記データ保持手段にロードす
   ることを特徴とする請求項８記載のディスプレイコント
   ローラ。
10. 【請求項１０】 前記禁止手段は、前記ロードされた属
    性情報に基づいて、前記リードアクセスされた前記シス
    テムメモリ上のページテーブルエントリに対するライト
    サイクルの発生を禁止する手段を含むことを特徴とする
    請求項９記載のディスプレイコントローラ。
11. 【請求項１１】 前記禁止手段は、前記リードアクセス
    されたページテーブルエントリの属性情報を所定値にセ
    ットするために行われる前記ページテーブルエントリに
    対するライトアクセスを禁止する手段を含むことを特徴
    とする請求項１０記載のディスプレイコントローラ。
12. 【請求項１２】 前記禁止手段は、前記アクセスビット
    が、該当するページが既にアクセスされたことを示し、
    前記ダーティービットが、該当するページが既に更新さ
    れていることを示す時、前記リードアクセスされたペー
    ジテーブルエントリの属性情報を所定値にセットするた
    めの前記ページテーブルエントリに対するライトアクセ
    スを、禁止する手段を含むことを特徴とする請求項１１
    記載のディスプレイコントローラ。
13. 【請求項１３】 前記ページディレクトリが前記ディス
    プレイコントローラによってリードアクセスされたか否
    かを示すページ変換サイクル番号を格納するレジスタを
    さらに含むことを特徴とする請求項５記載のディスプレ
    イコントローラ。
14. 【請求項１４】 前記ページディレクトリがリードアク
    セスされた後、前記レジスタのページ変換サイクル番号
    に所定値を加算する手段をさらに含むことを特徴とする
    請求項１３記載のディスプレイコントローラ。
15. 【請求項１５】 ページディレクトリをアクセスするた
    めのページディレクトリベースアドレスを格納する第２
    レジスタをさらに含むことを特徴とする請求項５記載の
    ディスプレイコントローラ。
16. 【請求項１６】 前記ＣＰＵは、ページディレクトリを
    アクセスするためのページディレクトリベースアドレス
    を格納する第３レジスタを含み、 前記ディスプレイコントローラの第２レジスタは、前記
    ＣＰＵの第３レジスタと同一の値を保持することを特徴
    とする請求項１５記載のディスプレイコントローラ。
17. 【請求項１７】 前記リニアアドレスから物理アドレス
    への変換処理を短縮するためのショートカット手段をさ
    らに含むことを特徴とする請求項５記載のディスプレイ
    コントローラ。
18. 【請求項１８】 前記ショートカット手段は、前記発生
    されたリニアアドレスの上位ビット部と比較するための
    実ページアドレスに対応したリニアアドレスタグを保持
    し、前記リニアアドレスタグが前記リニアアドレスの上
    位ビット部と一致した時、前記リニアアドレスタグに対
    応する実ページアドレスを出力することを特徴とする請
    求項１７記載のディスプレイコントローラ。
19. 【請求項１９】 前記リニアアドレスタグが前記リニア
    アドレスの上位ビット部と一致しない時、前記２レベル
    ページング機能を実行する手段をさらに含むことを特徴
    とする請求項１８記載のディスプレイコントローラ。
20. 【請求項２０】 該当するページが前記システムメモリ
    上に存在するか否かを示す前記リードアクセスされたペ
    ージディレクトリエントリ内のプレゼントビットが所定
    の値か否かを決定し、そのプレゼントビットが所定の値
    で無い時、そのページのリードアクセスが行われないよ
    うにページ不存在割り込み信号を発生する手段をさらに
    含むことを特徴とする請求項５記載のディスプレイコン
    トローラ。
21. 【請求項２１】 該当するページがアクセス可能か否か
    を示す前記リードアクセスされたページディレクトリエ
    ントリ内のユーザ／スーパバイザビットが所定の値か否
    かを決定し、そのユーザ／スーパバイザビットが所定の
    値で無い時、そのページのリードアクセスが行われない
    ように保護違反割り込み信号を発生する手段をさらに含
    むことを特徴とする請求項５記載のディスプレイコント
    ローラ。