JP2685601B2

JP2685601B2 - アドレス変換可能な図形処理装置及びそれを用いたデータ処理装置、並びに図形描画方法

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Publication number: JP2685601B2
Application number: JP1266142A
Authority: JP
Inventors: 忠福島; 松尾　　茂; 昌司吉田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-10-16
Filing date: 1989-10-16
Publication date: 1997-12-03
Anticipated expiration: 2012-12-03
Also published as: JPH03129477A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、ビットマップデータを扱うデータ処理装置
並びに、このデータ処理装置におけるビットマップデー
タの処理の方法及び、この処理方法を構成する図形処理
装置に関する。

［従来の技術］従来のデータ処理装置においては、メインメモリに格
納したビットマップデータを処理する場合、次の二つの
方法が採られていた。一つは、中央処理装置が直接メイ
ンメモリにアクセスして、ビットマップデータを更新す
る方法であり、もう一つは、武田博他、「CGIコマンド
を採用したグラフィックスLSI、DTPやOS/2システムを狙
う」、日経エレクトロニクス、1988.10.31（no.459）p
p.157−168に記載されているように、ビットマップデー
タを扱う専用の図形処理装置を用意し、その図形処理装
置にメインメモリをアクセスさせて、ビットマップデー
タを更新させる方法である。

前者の方法では、メインメモリのアドレス空間が仮想
化されていていなければ、中央処理装置は、処理すべき
データの物理アドレスを算出してそのデータにアクセス
し、メインメモリのアドレス空間が仮想化されていれ
ば、中央処理装置が備えるメモリ管理ユニットにより、
先ず処理すべきデータの物理アドレスを算出し、その仮
想アドレスを物理アドレスに変換した上で、メインメモ
リにアクセスしていた。その時、処理対象のデータが、
メインメモリ上に存在していないならば、中央処理装置
は、二次記憶装置から必要なデータを、メインメモリに
読みだしてから、そのデータにアクセスすることにな
る。

一方、後者の方法においては、図形処理装置は、中央
処理装置からの指示に従って、メインメモリにアクセス
するが、この時、処理対象のデータについては、その代
表点のみがメインメモリの物理アドレス情報で指示され
ていた。つまり、処理すべき個々のデータの所在は、図
形処理装置が内部の演算回路を用いて、与えられた代表
点の情報から算出していたのである。図形処理装置に与
えられる代表点のアドレス情報は物理アドレスであるた
め、図形処理装置が算出する処理対象の、個々のデータ
のアドレス情報も物理アドレスとなり、中央処理装置を
介することなく、図形処理装置は直接メインメモリにア
クセスできる。この時、メインメモリのアドレス空間が
仮想化されていていない場合は、特別な配慮は不要であ
るが、メインメモリのアドレス空間が仮想化されている
場合には、中央処理装置は、メインメモリ上で連続する
アドレス空間の単位で、図形処理装置に図形描画を指示
しなければならない。また、図形処理装置がメインメモ
リにアクセス中は、処理対象のデータが、常にメインメ
モリ上に存在するよう配慮しなければならない。

［発明が解決しようとする課題］上記従来技術の内、中央処理装置単独でメインメモリ
にアクセスする場合は、ビットマップデータの処理その
ものに時間を要するという問題がある。その処理の高速
化を目指すために、ビットマップデータ処理専用の図形
処理装置が発明されているが、これまでの図形処理装置
では、メインメモリが仮想化される場合に対する配慮が
なされていないため、上記で述べたように、図形処理装
置に対しては、メインメモリ上で連続するアドレス空間
の単位で、図形描画を指示しなければならない上、図形
処理装置がメインメモリにアクセス中は、処理対象のデ
ータが、常にメインメモリ上に存在するよう配慮しなけ
ればならない。これらの処理のため、図形描画に対する
中央処理装置の負荷は、充分に軽減されず、データ処理
装置全体の性能を向上させられない原因となっていた。

本発明の目的は、中央処理装置が、メインメモリ上で
連続するアドレス空間の単位で、図形描画を指示する必
要を排除するとともに、図形処理装置がメインメモリに
アクセス中は、処理対象のデータが、常にメインメモリ
上に存在するよう配慮する必要をなくして、図形処理に
おける中央処理装置の負荷を軽減し、データ処理装置全
体の性能を向上させることのできる図形処理装置、及び
それを用いたデータ処理装置、並びに図形描画方法を提
供することにある。

［課題を解決するための手段］上記目的を達成するために本発明は、表示するための
描画されたビットマップデータを画像メモリに格納する
機能と、中央処理装置からの命令に基づいて、中央処理
装置が処理するデータを格納するメインメモリへビット
マップデータの描画を行うために、上記ビットマップデ
ータの座標値を表す論理アドレスからメインメモリのア
ドレス空間を仮想化した仮想アドレスを求め、仮想アド
レスを上記メインメモリ上の物理アドレスに変換する機
能とを少なくとも有することを特徴とする。

また、上記目的を達成するため本発明は、データを格
納するメインメモリと、データを格納するための記憶装
置と、表示するためのビットマップデータを格納するフ
レームバッファメモリと、フレームバッファメモリに格
納されたビットマップデータを表示する表示装置と、少
なくともメインメモリに格納されたデータを処理する中
央処理装置と、この中央処理装置からの指示に従って、
ビットマップデータの処理を行う図形処理装置とを少な
くとも有し、メインメモリと記憶装置と中央処理装置と
が第１の信号線で接続され、また図形処理装置とフレー
ムバッファとが第２の信号線で接続されたデータ処理シ
ステムであって、図形処理装置は、メインメモリへビッ
トマップデータの描画を行うために、ビットマップデー
タの座標値を表す論理アドレスからメインメモリのアド
レス空間を仮想化した仮想アドレスを算出し、予め格納
されたアドレス変換情報に基づいて仮想アドレスをメイ
ンメモリ上の物理アドレスに変換する機能と、アドレス
変換情報に変換情報がない場合に、メインメモリから変
換情報を読み出すための要求信号を中央処理装置に出力
し、メインメモリに変換情報がない場合に記憶装置から
変換情報を読み出すための要求信号を中央処理装置に出
力する機能とを少なくとも有することを特徴とする。

［作用］図形処理装置は、中央処理装置からの指示に従ってメ
インメモリ上のビットマップデータにアクセスするが、
この時、処理対象のデータについては、その代表点のみ
が論理アドレス情報で指示される。そこでメインメモリ
のアドレス空間が仮想化されている場合、図形処理装置
は描画指示内容とこの論理アドレス情報から、処理すべ
き個々のデータの所在を仮想アドレスで算出する。更
に、この仮想アドレスから物理アドレスに変換し、メイ
ンメモリ上のビットマップデータにアクセスする。

また、この仮想アドレスに対応する物理アドレス情報
が、図形処理装置内に存在しなければ、図形処理装置が
メインメモリにアクセスして、図形処理装置内にアドレ
ス変換情報を取り込む。これにより、メインメモリが仮
想化されていても、図形処理装置は、中央処理装置から
描画命令の指示を受けた後は、中央処理装置に頼ること
なくメインメモリ上に描画することができる。

［実施例］以下、本発明の実施例を、図面を用いて説明する。各
図面において、同じ記号のものは同一のものを示す。

＜システム構成＞第１図に、本発明を実施したシステム構成例を示す。
中央処理装置201、メインメモリ203及び、ハードディス
ク204は、仮想記憶をサポートする。図形処理装置100
は、アドレスバス（AB）210、データバス（DB）209及
び、制御バス（CB）208からなるシステムバス211を介し
て、中央処理装置201、メインメモリ203及び、ハードデ
ィスク204と交信する。図形処理装置100がバスマスタと
なって、メインメモリ203にアクセスする場合、バス調
停装置202と調停して、システムバス211の使用権を確保
する。また、図形処理装置100は、システムバス211とは
独立に、フレームバッファ（FB）205に直接アクセスで
きる。図形処理装置100は、フレームバッファ205へは、
メインメモリ203へと同様に、図形描画のためのリード
／ライトのアクセスができる他、ビデオコンバータ（V
C）206を介してCRTディスプレイ装置（CRT）207に、フ
レームバッファ205の内容を表示するための、アドレス
情報を出力するとともに、フレームバッファ205を構成
するDRAMをリフレッシュするためのアドレス情報も出力
する。なお、図形処理装置100は、フレームバッファ205
上からあらかじめ格納されたカーソルデータを読み出し
て、ビデオコンバータ206に出力することで、フレーム
バッファ205の内容を新たに表示する度に、新しい位置
にカーソルを表示させる。また、図形処理装置100は、
同期信号を出力して、CRTディスプレイ装置207の表示も
制御する。図形処理装置100が実施される好ましい態様
としては、それ自体がLSIにされることである。それゆ
え、以下の図形処理装置100の実施例は、LSI化されたも
のについて説明される。

＜端子構成＞第２図は、図形処理装置100の端子構成を示す。電源
（VCC）及びアース（GND）を除く総端子数は、139本で
ある。

（１）システム・クロック（SYSCLK）端子SYSCLKに入力されるクロック信号に同期して、図
形処理装置100の処理が全て実行される。

（２）アドレス・バス（A31−A2）端子A31−A2は、図形処理装置100がスレーブ動作する
場合、フレームバッファ205、もしくは図形処理装置100
の内部レジスタの、アドレス入力端子となる。また、図
形処理装置100がバスマスタとして動作する場合は、メ
インメモリ203の物理アドレスを出力する。

（３）データ・バス（D31−D0）端子D31−D0は、図形処理装置100がスレーブ動作する
場合、図形処理装置100の内部レジスタへの書き込み時
にはデータ入力端子となり、内部レジスタからの読み出
し時にはデータ出力端子となる。また、図形処理装置10
0がバスマスタとして動作する場合、メインメモリ203へ
の書き込み時にはデータ出力端子となり、メインメモリ
203からの読み出し時にはデータ入力端子となる。

（４）アドレス・ステータス（ADS＃）端子ADS＃は、図形処理装置100がスレーブ動作する場
合には、ハイ・インピーダンス状態となり、図形処理装
置100がバスマスタとして動作する場合には、アドレス
・バス（A31−A2）のデータが、確定したことを示す出
力端子となる。

（５）クイック（QUICK＃）端子QUICK＃は、スタティク・カラム・モードを用い
て、メインメモリ203へ高速アクセスするか否かを示す
出力端子である。

（６）ライト・リード（W/R＃）端子W/R＃は、図形処理装置100がスレーブ動作する場
合には、"Low"レベルが入力されれば、図形処理装置100
の内部レジスタへの書き込み動作であることを示し、"H
igh"レベルが入力されれば、図形処理装置100の内部レ
ジスタからの読み出し動作であることを示す。また、図
形処理装置100がバスマスタとして動作する場合には、
メインメモリ203への書き込み動作時に"High"レベルを
出力し、メインメモリ203からの読み出し動作に"Low"レ
ベルを出力する。

（７）データ・レディ（READY＃）端子READY＃は、図形処理装置100がスレーブ動作する
場合には、データ・バス（D31−D0）のデータが確定し
たことを示す出力端子となり、図形処理装置100がバス
マスタとして動作する場合には、データ・バス（D31−D
0）のデータが確定したことを示す入力端子となる。

（８）チップ・セレクト（CS＃）端子CS＃に、"Low"レベルが入力された場合にのみ、
中央処理装置201は、図形処理装置100の内部レジスタに
アクセスできる。

（９）フレーム・バッファ・セレクト（FS＃）端子FS＃に、"Low"レベルが入力された場合にのみ、
中央処理装置201は、図形処理装置100のアドレス・バス
（A31−A2）とデータ・バス（D31−D0）を介して、フレ
ームバッファ205にアクセスできる。

（10）バス・ホールド・リクエスト（HOLD）端子HOLDには、図形処理装置100がシステムバス211の
使用を要求している場合に、"Low"レベルが出力され
る。

（11）バス・ホールド・アクノリッジ（HLDA）端子HLDAに、"Low"レベルが入力された場合、図形処
理装置100にシステムバス211が開放されたことを示す。
一方、図形処理装置100がシステムバス211を使用中
に、"High"レベルが入力されると、図形処理装置100
は、システムバス211を開放する。

（12）バス・マスタ（BM＃）端子BM＃には、図形処理装置100がバスマスタとなっ
て、システムバス211を使用している間、"Low"レベルが
出力される。

（13）リセット（RES＃）端子RES＃に、"Low"レベルが入力されたとき、図形処
理装置100は、初期状態となる。

（14）サスペンド（SUS＃）端子SUS＃に、"Low"レベルが入力された場合、図形処
理装置100は、メインメモリ203へのアクセスを一時停止
する。一方、メインメモリ203へのアクセスを一時停止
している時に、"High"レベルが入力された場合、メイン
メモリ203へのアクセスを再開する。

（15）インタラプト・リクエスト（IRQ＃）端子IRQ＃には、図形処理装置100が中央処理装置201
に割込み処理を要求する場合、"Low"レベルが出力され
る。

（16）表示クロック（DISPCLK）端子DISPCLKに入力されるクロックの1/2の周波数で、
CRTディスプレイ装置207の表示を制御する、図形処理装
置100の内部回路が動作する。

（17）表示基準クロック（CLKOUT）端子CLKOUTには、CRTディスプレイ装置207の表示を制
御する、図形処理装置100の内部回路の動作クロックが
出力される。

（18）メモリ・アドレス（MA11−MA0）端子MA11−MA0には、端子RASの立ち下がり時に、フレ
ームバッファ205のロウ・アドレスが出力され、端子CAS
の立ち下がり時に、フレームバッファ205のカラム・ア
ドレスが出力される。

（19）メモリ・データ（MD31−MD0）端子MD31−MD0には、書き込み時に、フレームバッフ
ァ205への書き込みデータが出力され、読み出し時に、
フレームバッファ205からの読み出しデータが入力され
る。

（20）ロウ・アドレス・ストローブ（RAS＃）端子RAS＃の出力が、"High"レベルから"Low"レベルに
変化する時、メモリ・アドレス（MA11−MA0）に、フレ
ームバッファ205のロウ・アドレスが出力されているこ
とを示す。

（21）カラム・アドレス・ストローブ（CAS＃）端子CAS＃の出力が、"High"レベルから"Low"レベルに
変化する時、メモリ・アドレス（MA11−MA0）に、フレ
ームバッファ205のカラム・アドレスが出力されている
ことを示す。

（22）ライト・イネーブル（WE＃）カラム・アドレス・ストローブ（CAS＃）の出力が、"
High"レベルから"Low"レベルに変化する時、端子WE＃の
出力が、"High"レベルならばリード・サイクルであるこ
とを示し、"Low"レベルならばライト・サイクルである
ことを示す。

（23）データ・トランスファ／アウトプット・イネーブ
ル（DT＃/OE＃）端子DT＃/OE＃は、フレームバッファ205に、VRAM（２
ポートDRAM）が使用されている場合のみ用いられる出力
端子である。ロウ・アドレス・ストローブ（RAS＃）の
出力が、"High"レベルから"Low"レベルに変化する時、
端子DT＃/OE＃が"Low"レベルならば、VRAMのシリアル・
インプット・アウトプット（SI/O）を用いたアクセスで
あることを示し、端子DT＃/OE＃が"High"レベルなら
ば、VRAMのインプット・アウトプット（I/O）を用いた
アクセスであることを示す。さらに、図形処理装置100
からフレームバッファ205へ、データを書き込む場合
は、カラム・アドレス・ストローブ（CAS＃）の出力
が、"High"レベルから"Low"レベルに変化する時、端子D
T＃/OE＃は"High"レベルとなる。一方、フレームバッフ
ァ205から図形処理装置100にデータを読みだす場合は、
カラム・アドレス・ストローブ（CAS＃）の出力が、"Hi
gh"レベルから"Low"レベルに変化する時、端子DT＃/OE
＃は"Low"レベルとなる。

（24）アウトプット・イネーブル（OE＃）端子OE＃は、フレームバッファ205に、DRAMが使用さ
れている場合にのみ用いられる出力端子である。図形処
理装置100からフレームバッファ205へ、データを書き込
む場合は、カラム・アドレス・ストローブ（CAS＃）の
出力が、"High"レベルから"Low"レベルに変化する時、
端子OE＃は"High"レベルとなる。一方、フレームバッフ
ァ205から図形処理装置100にデータを読みだす場合は、
カラム・アドレス・ストローブ（CAS＃）の出力が、"Hi
gh"レベルから"Low"レベルに変化する時、端子OE＃は"L
ow"レベルとなる。

（25）表示ステータス（DS＃）端子DS＃には、フレームバッファ205を表示メモリ・
サイクルにする期間のみ、"Low"レベルが出力される。

（26）水平同期（HSYNC＃）端子HSYNC＃には、CRTディスプレイ装置207の水平同
期のための信号が出力される。

（27）垂直同期（VSYNC＃）端子VSYNC＃には、CRTディスプレイ装置207の垂直同
期のための信号が出力される。

（28）表示タイミング（DISP＃）端子DISP＃に"Low"レベルが出力されている期間が、C
RTディスプレイ装置207の画面表示期間であることを示
す。

（29）カーソル・データ（CURD3−CURD0）端子CURD3−CURD0には、CRTディスプレイ装置207に表
示する、カーソルデータが出力される。

（30）カーソル・マスク・データ（CURM3−CURM0）端子CURM3−CURM0には、CRTディスプレイ装置207にカ
ーソルを表示するための、マスクデータが出力される。

（31）カーソル表示タイミング（CURDISP＃）端子CURDISP＃に"Low"レベルが出力されている期間
が、カーソルの表示期間であることを示す。

＜内部構成＞第３図に、図形処理装置100の内部構成を示す。図形
処理装置100は、描画処理ユニット（DPU）101、メモリ
管理ユニット（MMU）102、バス制御ユニット（BCU）10
3、CRT制御ユニット（CCU）104、システム・バス・イン
タ４フェース（SBI）105、及びローカル・バス・インタ
フェース（LBI）106で構成される。

描画処理ユニット101は、システム・バス・インタフ
ェース105から送られる描画コマンドを解読して、処理
対象データのアドレスを計算する。この時、処理対象デ
ータがメインメモリ203上にある場合、そのアドレスを
メモリ管理ユニット102に転送し、処理対象データのフ
ェッチを依頼する。一方、処理対象データがフレームバ
ッファ205上にある場合は、そのアドレスをローカル・
バス・インタフェース106に転送し、処理対象データの
フェッチを依頼する。処理対象データは、システム・バ
ス・インタフェース105もしくはローカル・バス・イン
タフェース106を介して、描画処理ユニット101に転送さ
れる。描合処理ユニット101は、内部の演算器及びレジ
スタを用いて、フェッチした処理対象データを描画コマ
ンドに従って処理する。次に描画処理ユニット101は、
処理されたデータの格納アドレスを計算する。格納アド
レスがメインメモリ203上であれば、処理データがメイ
ンメモリ203に格納されるよう、処理データはシステム
・バス・インタフェース105に、格納アドレスはメモリ
管理ユニット102に転送されてる。一方、格納アドレス
がフレームバッファ205上であれば、処理データがフレ
ームバッファ205に格納されるよう、処理データと格納
アドレスは、ローカル・バス・インタフェース106に転
送される。

メモリ管理ユニット102は、描画処理ユニット101から
転送されるアドレス（仮想アドレス）を、メモリ管理ユ
ニット102内のアドレス変換テーブルを参照して、物理
アドレスに変換する。変換された物理アドレスは、シス
テム・バス・インタフェース105に転送する。この物理
アドレスを用いてメインメモリ203にアクセスする際、
まず、システムバス211の使用権を獲得する必要があ
る。このために、メモリ管理ユニット102は、バス制御
ユニット103に対して、システムバス211の使用権の獲得
を依頼する。また、仮想アドレスを物理アドレスに変換
するためにアドレス変換テーブルを参照した際、アドレ
ス変換のためのデータの欠如を検出した場合には、メモ
リ管理ユニット102は、バス制御ユニット103にシステム
バス211の使用権を獲得してもらった後、システム・バ
ス・インタフェース105を介して、メインメモリ203上に
あるページテーブルにアクセスして、メモリ管理ユニッ
ト102内のアドレス変換テーブルを変更し、必要なアド
レス変換データを作成する。この際、変換対象の仮想ア
ドレスに関連するページテーブル、もしくは仮想アドレ
スが指すデータを含むページフレームが、メインメモリ
203上に無いことを検出した場合には、メモリ管理ユニ
ット102は、バス制御ユニット103に対して、中央処理装
置201にページ・スワッピングを行わせるよう依頼す
る。さらにメモリ管理ユニット102は、描画処理ユニッ
ト101がメインメモリ203上のあるページフレームに、初
めてデータの書き込みを行う場合は、そのページフレー
ムに対応するメインメモリ203上のページテーブルエン
トリの中の、そのページフレームを参照したことを示す
アクセスビットと、そのページフレームの内容を変更し
たことを示す変更ビットをセットする。また読み込みの
場合でも、メモリ管理ユニット102は、そのページフレ
ームに対応するメインメモリ203上のページテーブルエ
ントリの中の、上記アクセスビットだけはセットする。

バス制御ユニット103は、メモリ管理ユニット102から
の依頼を受け、システム・バス・インタフェース105を
介して、図形処理装置100外部のバス調停装置202と調停
を行って、システムバス211の使用権を獲得する。

CRT制御ユニット104は、ノンインタレース・モード及
びインタレースシンク＆ビデオ・モードの、２種類の走
査モードに対応する同期信号を生成して、ローカル・バ
ス・インタフェース106を介してCRTディスプレイ装置20
7に出力する。また、フレームバッファ205に用いられる
DRAM、VRAMをリフレッシュするためのアドレス情報を生
成する。アドレス情報は、ローカル・バス・インタフェ
ース106を介して、メモリ・アドレス（MA11−MA0）から
出力される。さらに、フレームバッファ205上に定義さ
れたカーソルデータを、メモリ・データ（MD31−MD0）
から、ローカル・バス・インタフェース106を介して読
み込んで、シフト処理した後、ローカル・バス・インタ
フェース106を介して、カーソル・データ（CURD3−CURD
0）とカーソル・マスク・データ（CURM3−CURM0）から
出力する。これによって、カーソルの高速表示を実現す
る。

システム・バス・インタフェース105は、図形処理装
置100内の各ユニットに対して、処理実行の同期を取る
ための内部クロックを供給する他、アドレス・バス（A3
1−A2）、データ・バス（D31−D0）、アドレス・ステー
タス（ADS＃）、クイック（QUICK＃）、ライト・リード
（W/R＃）、データ・レディ（READY＃）、チップ・セレ
クト（CS＃）、フレーム・バッファ・セレクト（FS
＃）、バス・ホールド・リクエスト（HOLD）、バス・ホ
ールド・アクノリッジ（HLDA）、バス・マスタ（BM
＃）、リセット（RES＃）、サスペンド（SUS＃），イン
タラプト・リクエスト（IRQ＃）を用いて、図形処理装
置100外部の、中央処理装置201、メインメモリ203、バ
ス調停装置202と交信する。また、制御レジスタを内蔵
して、各ユニットにおける処理動作の同期を取ったり、
データ転送のタイミングを制御したりする。

ローカル・バス・インタフェース106は、システム・
バス・インタフェース105から供給される内部クロック
と、端子DISPCLKから入力される表示制御用のクロック
との同期を取りながら、表示基準クロック（CLKOUT）、
メモリ・アドレス（MA11−MA0）、メモリ・データ（MD3
1−MD0）、ロウ・アドレス・ストローブ（RAS＃）、カ
ラム・アドレス・ストローブ（CAS＃）、ライト・イネ
ーブル（WE＃）、データ・トランスファ／アウトプット
・イネーブル（DT＃/OE＃）、アウトプット・イネーブ
ル（OE＃）、表示ステータス（DS＃）、水平同期（HSYN
C＃）、垂直同期（VSYNC＃）、表示タイミング（DISP
＃）、カーソル・データ（CURD3−CURD0）、カーソル・
マスク・データ（CURM3−CURM0）、カーソル表示タイミ
ング（CURDISP＃）を用いて、図形処理装置100外部の、
フレームバッファ205、ビデオコンバータ206、CRTディ
スプレイ装置207と交信する。

＜図形処理装置100のページング・モデル＞第４図に、図形処理装置100のページング・モデルを
示す。図形処理装置100においては、仮想アドレス221
は、２段のアドレス変換テーブルにより物理アドレス23
6に変換される。１段目のアドレス変換テーブルは、ペ
ージディレクトリ223であり、２段目のアドレス変換テ
ーブルは、ページテーブル224である。ページディレク
トリ223及びページテーブル224は、各々１個、1024個あ
り、一つ一つの容量はそれぞれ4KB（4096バイト）であ
り、一つ一つが１個のページを構成する。

ページディレクトリ223は、メインメモリ203上に常駐
し、そのベースアドレスは、ベースアドレスレジスタ22
2によりアドレスされる。ページディレクトリ223は、10
24個のページディレクトリエントリ（PDE）227から構成
され、それぞれのページディレクトリエントリ227は、
仮想アドレス221の上位10ビット（ビット31−22）であ
るディレクトリ233により選択される。個々のページデ
ィレクトリエントリ227は４バイトであり、上位20ビッ
ト（ビット31−12）はページテーブルアドレス229であ
り、1024個あるページテーブル224の一つを選択して、
そのベースアドレスをアドレスする。ページディレクト
リエントリ227の下位12ビット（ビット11−０）は、ペ
ージテーブルアドレス229がアドレスするページテーブ
ル224の、現在の状態を記憶する属性230である。属性23
0には、ページテーブルアドレス229がアドレスするペー
ジテーブル224が、メインメモリ203上に存在するのか、
ハードディスク204上に存在するのかを示す、存在ビッ
トが含まれる。存在ビットにより、対応するページテー
ブル224がメインメモリ203上に存在することが示されて
いる場合のみ、そのページディレクトリエントリ227の
ページテーブルアドレス229は有効である。

１個のページテーブル224は、1024個のページテーブ
ルエントリ（PTE）228から構成され、それぞれのページ
テーブルエントリ228は、仮想アドレス221の中位10ビッ
ト（ビット21−12）であるページ234により選択され
る。個々のページテーブルエントリ228は４バイトであ
り、上位20ビット（ビット31−12）はページアドレス23
1であり、メインメモリ203上にマッピングされる物理ア
ドレス空間（最大4GB）225内の、ページフレーム226の
一つを選択して、そのベースアドレスをアドレスする。
１個のページフレーム226の容量は4KBであり、仮想アド
レス221の下位12ビット（ビット11−０）であるオフセ
ット235が、ペーシフレーム226内の１バイトをアドレス
する。ページテーブルエントリ228の下位12ビット（ビ
ット11−０）は、ページアドレス231がアドレスするペ
ージフレーム226の、現在の状態を記憶する属性232であ
る。属性232には、ページアドレス231がアドレスするペ
ージフレーム226が、メインメモリ203上に存在するの
か、ハードディスク204上に存在するのかを示す存在ビ
ットと、アクセスされた経緯があるか否かを示すアクセ
スビットと、書き込み処理されたことがあるか否かを示
す変更ビットとが含まれる。なお存在ビットにより、対
応するページフレーム226がメインメモリ203上に存在す
ることが示されている場合のみ、そのページテーブルエ
ントリ228のページアドレス231は有効である。

第５図に、図形処理装置100におけるアドレス変換機
構の原理を示す。図形処理装置100の描画処理ユニット1
01には、描画コマンドのパラメータとして、16ビットの
論理アドレス241で、Ｘ及びＹ座標値が与えられる。描
画処理ユニット101では、処理対象画素データごとに、3
2ビットの仮想アドレス221を算出する。仮想アドレス22
1は、10ビットのディレクトリ233、10ビットのページ23
4と、12ビットのオフセット235からなる。この内、ディ
レクトリ233とページ234の20ビットは、メモリ管理ユニ
ット102内のアドレス変換テーブル（TLB）242の、32個
の20ビットタグと一致するか否かチェックされる。タグ
の一致するエントリが存在すれば、そのエントリのペー
ジアドレス20ビットと、仮想アドレス221のオフセット2
35の12ビットとを合わせて、32ビットの物理アドレス23
6にする。もし、仮想アドレス221の上位20ビットと一致
するタグを持つエントリが、アドレス変換テーブル242
に存在しなければ、アドレス変換テーブル242に、仮想
アドレス221の上位20ビットをタグとするエントリを新
たに作成する。この時、仮想アドレス221のディレクト
リ233とページ234を用いて、メインメモリ203上のペー
ジディレクトリ223とページテーブル224を参照して、対
応するページテーブルエントリ228を読み出し、アドレ
ス変換テーブル242に新たに作成するエントリの、ペー
ジアドレスと属性とすることで、物理アドレス236への
変換を可能とする。

以下、図形処理装置100の各ユニットの内部構成を詳
細に説明する。

＜各ユニットの内部構成＞第６図は、描画処理ユニット101の内部構成を示す。
描画処理ユニット101への指令は、システム・バス・イ
ンタフェース105から、32ビット幅の描画命令／データ
バス301とユニット内バス1109を介して、コマンドレジ
スタ1001に読み込まれる。コマンドレジスタ1001への読
み込みは、システム・バス・インタフェース105からの
信号線311と317とにより、ライト制御回路1021が生成す
るセレクト信号によって制御される。描画命令／データ
バス301とユニット内バス1109とを介して、コマンドレ
ジスタ1001に読み込まれた描画命令は、ROMアドレス制
御1018に転送され、描画命令に対応するマイクロプログ
ラムROM1019内のマイクロコードが読み出される。読み
出されたマイクロコードは、マイクロデコーダ1020で解
読され、描画処理ユニット101内のレジスタ及び演算器1
001〜1017と、バススイッチ1107を制御する。また、マ
イクロデコーダ1020の出力の一部は、ROMアドレス制御1
018に戻され、次のマイクロコードの読み出しを制御す
る。さらにマイクロデコーダ1020は、信号線312を用い
て、フレームバッファ205へのアクセスを、ローカル・
バス・インタフェース106に要求したり、信号線314と31
6を用いて、メインメモリ203へのアクセスを、システム
・バス・インタフェース105に要求したりする一方、ロ
ーカル・バス・インタフェース106からは信号線313によ
り、またメモリ管理ユニット102からは信号線315によ
り、その動作の一時停止を要求される。これは、システ
ム・バス・インタフェース105のメインメモリ203へのア
クセス時間が、外部の中央処理装置201の処理手順や処
理内容によって変動すること、ローカル・バス・インタ
フェース106のフレームバッファ205のアクセス時間が、
フレームバッファ205の内容のCRTディスプレイ装置207
への読み出しや、フレームバッファ205それ自体のリフ
レッシュ動作により変化することに対応するためであ
る。マイクロデコーダ1020は、ローカル・バス・インタ
フェース106もしくはシステム・バス・インタフェース1
05から、動作の一時停止要求があった場合、その要求が
解除されるまで、描画処理ユニット101全体の動作を一
時停止させる。

描画命令に付随して各種のパラメータも、システム・
バス・インタフェース105あら描画処理ユニット101に転
送されるが、それらは、描画命令／データバス301、ユ
ニット内バス1109、コマンドレジスタ1001、ユニット内
バス1106を介して、レジスタファイル1102に格納され
る。レジスタファイル1102の内容は、直接及びユニット
内バス1106を介して、算術論理演算回路（ALU）1003に
転送されて、マイクロデコーダ1020の指示に従って演算
され、その結果は、レジスタファイル1002に格納され
る。また、この時の演算実行時に検出されるキャリーや
比較結果などは、直接マイクロデコーダ1020に報告され
る。一つの描画コマンドに関わる一連のマイクロコード
の処理が終了すると、マイクロデコーダ1020は、信号線
316を介して、システム・バス・インタフェース105に、
描画コマンドの実行終了を知らせる。ここで算術論理演
算回路1003は、処理対象の画素データのアドレスやビッ
ト位置等を計算する。処理対象の画素データがメインメ
モリ203上にある場合、アドレス情報は、レジスタファ
イル1002から、ユニット内バス1106、バススイッチ110
7、ユニット内バス1108を介して、メインメモリ203用ア
ドレスレジスタ（MARM）1017に転送され、描画アドレス
バス302を介して、メモリ管理ユニット102に出力され
る。そして、そのアドレス情報に基づいて、システム・
バス・インタフェース105から送られてくる処理対象の
画素データは、描画命令／データバス301とユニット内
バス1109を介して、メインメモリ203用リードバッファ
（RBM）1016に転送される。メインメモリ203用リードバ
ッファ1016への読み込みは、システム・バス・インタフ
ェース105からの信号線311と317とにより、ライト制御
回路1021が生成するセレクト信号によって制御される。
一方、処理対象の画素データがフレームバッファ205上
にある場合、算術論理演算回路1003によって求められた
アドレス情報は、レジスタファイル1002から、ユニット
内バス1106、バススイッチ1107、ユニット内バス1108を
介して、フレームバッファ205用アドレスレジスタ（MAR
F）1014に転送され、描画アドレスバス304を介して、ロ
ーカル・バス・インタフェース106に出力される。そし
て、そのアドレス情報に基づいて、ローカル・バス・イ
ンタフェース106から送られてくる処理対象の画素デー
タは、描画データバス303とユニット内バス1104を介し
て、フレームバッファ205用リードバッファ（RBF）1013
に転送される。メインメモリ203用リードバッファ（RB
M）1016やフレームバッファ205用リードバッファ（RB
F）1013の中の処理対象の画素データは、ユニット内バ
ス1105や1108を介して、バレルシフタ1007に送られると
共に、ユニット内バス1108を介して、レジスタファイル
1006にも送付される。一方、先にレジスタファイル1006
に格納されていた画素データは、バレルシフタ1007に送
られ、メインメモリ203用リードバッファ（RBM）1016や
フレームバッファ205用リードバッファ（RBF）1013から
のデータと共に、バレルシフタ1007において処理され
る。その処理結果は、カラーレジスタ1008や、カラーレ
ジスタ1009においてデータ変換されるか、もしくは直
接、論理演算回路（LU）1010に送られる。このデータ
は、ユニット内バス1105を介して、メインメモリ203用
リードバッファ（RBM）1016もしくはフレームバッファ2
05用リードバッファ（RBF）1013からのデータと共に、
論理演算回路1010において、演算モードレジスタ1005の
内容と、マイクロデコーダ1020からの指示とに従って処
理される。この処理結果は、マスク制御回路1011に入力
され、メインメモリ203用リードバッファ（RBM）1016も
しくはフレームバッファ205用リードバッファ（RBF）10
13からのデータに従って、ビット単位の選択処理が施さ
れる。この処理結果は、格納先がメインメモリ203の場
合、メインメモリ203用ライトバッファ（WBM）1015に格
納され、メインメモリ203用アドレスレジスタ（MARM）1
017に格納されたアドレスに書き込まれるよう、ユニッ
ト内バス1109、描画命令／データバス301を介して、シ
ステム・バス・インタフェース105に送付される。もし
マスク制御回路1011の処理結果の格納先が、フレームバ
ッファ205の場合、この処理結果は、フレームバッファ2
05用ライトバッファ（WBF）1012に格納され、フレーム
バッファ205用アドレスレジスタ（MARF）1014に格納さ
れたアドレスに書き込まれるよう、ユニット内バス110
4、描画データバス303を介して、ローカル・バス・イン
タフェース106に送付される。なお、線描画処理の場
合、線種情報は、線種制御レジスタ1004から、論理演算
回路1010に送付される。また、線種制御レジスタ1004、
演算モードレジスタ1005、カラーレジスタ1008や1009の
内容は、描画コマンドの実行に先立って、システム・バ
ス・インタフェース105から、描画命令／データバス30
1、コマンドレジスタ1001、ユニット内バス1106、バス
スイッチ1107、ユニット内バス1108を介して書き込まれ
る。また、レジスタファイル1106の一部も同様に、シス
テム・バス・インタフェース105から書き込まれる。

第７図は、メモリ管理ユニット102の内部構造を示
す。メモリ管理ユニット102は、信号線314と316によ
り、描画処理ユニット101からメインメモリ203へのアク
セス要求があると（信号線316は、メモリアクセス要求
が読み出しであるか書き込みであるかを示す）、描画ア
ドレスバス302を介して描画処理ユニット101から転送さ
れる、メインメモリ203の仮想アドレス情報を、仮想ア
ドレスレジスタ（VAR）2006に取り込む。仮想アドレス
レジスタ2006の内容の内の４ビット（ビット15−12）
は、アドレス変換テーブル2001と2002のデコーダ部に送
られる。アドレス変換テーブル2001と2002は、それぞれ
タグ、ページアドレス、属性からなるエントリを16組持
っているが、デコーダ部のデコード結果により、この中
から一つのエントリが選択される。選択されたエントリ
のうちのタグ16ビットは、それぞれ比較器2003及び2004
に転送され、仮想アドレスレジスタ2006の最上位16ビッ
ト（ビット31−16）の内容と比較される。比較器2003及
び2004の比較結果は、一方、アドレス変換テーブル2001
と2002で選択されたエントリの、それぞれの属性（各２
ビット）も制御回路2005へ送られる。この属性は、エン
トリが有効であるか否かを示す有効／無効ビットと、エ
ントリがデータの書き込みに使用されたか否かを示す更
新ビットとの、２ビットからなる。比較器2003と2004の
いずれかの比較結果が一致していて、かつ、一致した方
のアドレス変換テーブルで選択されたエントリが有効で
ある場合、そのエントリのページアドレス20ビットは、
セルクタ（SEL）2008で選択されて、アドレスレジスタ
（AR）2010の上位20ビット（ビット31−12）に格納され
る。この時、仮想アドレスレジスタ2006の下位12ビット
（ビット11−０）が、セレクタ（SEL）2009で選択され
て、アドレスレジスタ2010の下位12ビット（ビット11−
０）に格納される。そして、アドレスレジスタ2010の内
容32ビットは、物理アドレスとして、物理アドレスバス
401を介して、システム・バス・インタフェース105に転
送される。この時、制御回路2005は、信号線406を用い
て、バス制御ユニット103にメインメモリ203へのアクセ
スを要求すると共に、信号線407を用いて、システム・
バス・インタフェース105に、アクセスがリードである
かライトであるかを通知する。また、制御回路2005は、
信号線413を用いて、メインメモリ203から読み出される
データが、描画処理ユニット101内のメインメモリ203用
リードバッファ1016に、書き込まれるべきものであるこ
と、システム・バス・インタフェース105に知らせる。
バス制御ユニット103が、システムバス211のアクセス権
を獲得するまでや、図形処理装置100外部から、端子SUS
＃によりシステムバス211の連続使用が中断された場合
には、バス制御ユニット103からの信号線409により、メ
モリ管理ユニット102の実行は一時停止される。メモリ
管理ユニット102の実行の一時停止に伴い、描画処理ユ
ニット101の実行を一時停止する必要のある場合は、制
御回路2005は信号線315により、描画処理ユニット101の
実行を一時停止させる。また制御回路2005は、メモリア
クセスが書き込み処理である場合で、選択されたエント
リの属性の更新ビットがセットされていない時は、その
更新ビットをセットする。

比較器2003及び2004の比較結果がともに不一致である
か、いずれか一方が一致であってもそのエントリが無効
である場合には、制御回路2005は、アドレス変換テーブ
ル2001もしくは2002のいずれかの１エントリを更新す
る。エントリ更新には、LRU（Least Recently Used）
アルゴリズムを用いる。制御回路2005は、16ビットの利
用情報を内蔵し、エントリ参照の度にこの利用情報を更
新し、エントリ更新の際に、アドレス変換テーブル2001
と2002のいずれを変更するかを決定する。エントリ更新
の際には、ページディレクトリベースレジスタ（PDBR）
2007の上位20ビット（ビット31−12）の内容が、セレク
タ2008により選択されて、アドレスレジスタ2009の上位
20ビット（ビット31−12）に格納される。一方セレクタ
2009により、アドレスレジスタ2009の10ビット（ビット
11−２）には、仮想アドレスレジスタ2006の上位10ビッ
ト（ビット31−22）が、またアドレスレジスタ2009の残
りの２ビット（ビット１−０）には０が書き込まれ、ア
ドレスレジスタ2009には、ページディレクトリエントリ
227のアドレスが設定される。アドレスレジスタ2009の
内容は、物理アドレスバス401を介して、システム・バ
ス・インタフェース105に転送される。この時、システ
ム・バス・インタフェース105には、信号線407を用い
て、アクセスがリードであることを知らせる。また、制
御回路2005は、信号線413を用いて、メインメモリ203か
ら読み出されるデータが、メモリ管理ユニット102内の
エントリデータレジスタ2011に、書き込まれるべきもの
であることを、システム・バス・インタフェース105に
知らせる。一方、バス制御ユニット103には、信号線406
を介して、メインメモリ203へのリードアクセス要求が
出される。メインメモリ203上のページディレクトリエ
ントリ227は、データバス402とユニット内バス2101を介
して、システム・バス・インタフェース105から、エン
トリデータレジスタ（EDR）2011に読み込まれる。この
読み込みタイミングは、システム・バス・インタフェー
ス105から、信号線410を介して制御回路2005に与えられ
る。制御回路2005は、エントリデータレジスタ2011に読
み込まれたページディレクトリエントリ227の中にあ
る、対応するページテーブル224がメインメモリ203上に
あるか否かを示す存在ビットをチェックして、対応する
ページテーブル224がメインメモリ203上になければ、信
号線403を用いて、システム・バス・インタフェース105
に、対応するページテーブル224のロールイン（メイン
メモリ203への読み込み）を要求する。ページスワッピ
ングの終了は、信号線410により、システム・バス・イ
ンタフェース105から知らされる。ページスワッピング
終了後は、アドレスレジスタ2009のアドレスするページ
ディレクトリエントリ227が、エントリデータレジスタ2
011に読み込まれ、再度、エントリデータレジスタ2011
内の存在ビットがチェックされる。対応するページテー
ブル224がメインメモリ203上にあることが確認される
と、エントリデータレジスタ2011の上位20ビット（ビッ
ト31−12）の内容が、セレクタ2008によって選択され
て、アドレスレジスタ2009の上位20ビット（ビット31−
12）に格納される。一方セレクタ2009により、アドレス
レジスタ2009の10ビット（ビット11−２）には、仮想ア
ドレスレジスタ2006の10ビット（ビット21−12）が、ま
たアドレスレジスタ2009の残りの２ビット（ビット１−
０）には０が書き込まれ、アドレスレジスタ2009には、
ページテーブルエントリ228のアドレスが設定される。
アドレスレジスタ2009の内容は、物理アドレスバス401
を介して、システム・バス・インタフェース105に転送
される。この時、システム・バス・インタフェース105
には、信号線407を用いて、アクセスがリードであるこ
とを知らせる。一方、バス制御ユニット103には、信号
線406を介して、メインメモリ203へのリードアクセス要
求が出される。メインメモリ203上のページテーブルエ
ントリ228は、データバス402とユニット内バス2101を介
して、システム・バス・インタフェース105から、エン
トリデータレジスタ2011に読み込まれる。この読み込み
タイミングは、システム・バス・インタフェース105か
ら、信号線410を介して制御回路2005に与えられる。制
御回路2005は、エントリデータレジスタ2011に読み込ま
れたページテーブルエントリ228の中にある、対応する
ページフレーム226がメインメモリ203上にあるか否かを
示す存在ビットをチェックして、対応するページフレー
ム226がメインメモリ203上になければ、信号線403を用
いて、システム・バス・インタフェース105に、対応す
るページフレーム226のロールイン（メインメモリ203へ
の読み込み）を要求する。ページスワッピングの終了
は、信号線410により、システム・バス・インタフェー
ス105から知らされる。ページスワッピング終了後は、
アドレスレジスタ2009のアドレスするページテーブルエ
ントリ228が、エントリデータレジスタ2011に読み込ま
れ、再度、エントリデータレジスタ2011内の存在ビット
がチェックされる。対応するページフレーム226がメイ
ンメモリ203上にあることが確認されると、アドレス変
換テーブル2001もしくは2002の内、制御回路2005によっ
て選択される一方に対し、仮想アドレスレジスタ2006の
４ビット（ビット15−12）によって、デコーダ部で選択
されるエントリの中の、タグ部には仮想アドレスレジス
タ2006の上位16ビット（ビット31−16）が、ページアド
レス部にはページエントリレジスタ2011の上位20ビット
（ビット31−12）が、それぞれ書き込まれる。また、そ
のエントリの属性部の有効／無効ビットは有効とされ、
更新ビットは、描画処理ユニット101からの信号線316に
従って設定される。この時、信号線316がライトアクセ
スであることを示している場合、エントリデータレジス
タ2011の更新ビットをセットした後、読み出し元である
ページテーブル224に書き戻す。つまり、アドレスレジ
スタ2009の指すアドレスに、エントリデータレジスタ20
11の内容を書き込むよう、信号線406と407を用いて、バ
ス制御ユニット103とシステム・バス・インタフェース1
05に対して要求する。この時、書き戻すページテーブル
エントリ228の内容が、読み出した時のままであること
を保証するため、信号線408を用いて、バス制御ユニッ
ト103に対して、システムバス211の占有使用（バスロッ
ク）を要求する。書き込み終了は、信号線409によっ
て、バス制御ユニット103より知らされる。なお、アド
レス変換処理の実行に先立って、システム・バス・イン
タフェース105からの信号線411と412とから、ライト制
御回路2012が生成するセレクト信号により、データバス
402とユニット内バス2101を介して、ページディレクト
リ223のベースアドレスが、ページディレクトリベース
レジスタ2007に設定される。また、エントリデータレジ
スタ2011と、仮想アドレスレジスタ2006への書き込み制
御も、システム・バス・インタフェース105からの信号
線411と412とから、ライト制御回路2012が生成するセレ
クト信号によりなされる。

第８図に、バス制御ユニット103の内部構成を示す。
メモリ管理ユニット102から、信号線409を介して、メイ
ンメモリ203へのアクセス要求があると、バス制御ユニ
ット103内のシーケンス制御回路3001は、タイミング調
整回路3002、3003、3004および3005に対して、システム
バス211のアクセス権を獲得するように指示する。まず
タイミング調整回路3002は、信号線409により、メモリ
管理ユニット102へ動作の一時停止を指示する。そし
て、信号線501を用いて、システム・バス・インタフェ
ース105を介し、図形処理装置100外部のバス調停装置20
2に、システムバス211のホールドを要求する。バス調停
装置202が、図形処理装置100にシステムバス211を開放
することは、システム・バス・インタフェース105か
ら、信号線502を介して、バス制御ユニット103内のタイ
ミング調整回路3003に知らされる。この時、タイミング
調整回路3003は、フリップフロップ3006を介して、タイ
ミング調整回路3002に、メモリ管理ユニット102の動作
の一時停止の解除を、信号線409を介して要求する。一
方、図形処理装置100がシステムバス211を使用中に、図
形処理装置100外部から、システムバス211の開放を要求
された場合、システム・バス・インタフェース105は、
信号線503を用いて、バス制御ユニット103のタイミング
調整回路3004に知らせる。タイミング調整回路3004は、
シーケンス制御回路3001にそれを報告し、シーケンス制
御回路3001は、タイミング調整回路3002に、信号線409
を用いて、メモリ管理ユニット102の動作を一時停止す
るよう要求する。また、タイミング調整回路3005は、シ
ーケンス制御回路3001からの制御により、図形処理装置
100が、バスマスタとしてシステムバス211を使用中であ
ること、信号線504を介して、システム・バス・インタ
ーフェース105に知らせる。メモリ管理ユニット102か
ら、信号線408により、システムバス211の占有使用を要
求されている場合は、信号線504によりシステムバス211
の占有を、システム・バス・インタフェース105に指示
する。

第９図に、CRT制御ユニット104の内部構成を示す。同
期信号系シーケンス制御回路4017は、ローカル・バス・
インタフェース106からの表示クロック（信号線608）に
より、4001から4007までのレジスタと演算器を制御し
て、水平同期信号、垂直同期信号、表示タイミング信号
とを生成し、カーソル制御回路4016と、表示アドレス系
シーケンス制御回路4018に送るだけでなく、信号線60
9、610、611を介して、ローカル・バス・インタフェー
ス106に出力される。なお、レジスタ4001〜4005には、
図形処理装置100の処理の実行に先立って、システム・
バス・インタフェース105から、制御データバス605とユ
ニット内バス4101を介して、水平走査幅、水平走査周
期、垂直走査幅や、垂直走査周期などが、システム・バ
ス・インタフェース105からの信号線603と604から、ラ
イト制御回路4019において生成されるセレクト信号を用
いて書き込まれる。

また、表示アドレス系シーケンス制御回路4018は、ロ
ーカル・バス・インタフェース106からの表示クロック
（信号線608）により、4008から4015までのレジスタと
演算器を制御しつつ、表示アドレスをメモリアドレスレ
ジスタ（MAR）内に生成し、生成した表示アドレスを、
表示アドレスバス602を介して、メモリアドレスレジス
タ（MAR）から、ローカル・バス・インタフェース106に
送付する。なお、レジスタ4008〜4011には、図形処理装
置100の処理の実行に先立って、システム・バス・イン
タフェース105から、制御データバス605、ユニット内バ
ス4101、バススイッチ4012、及びユニット内バス4103を
介して、フレームバッファ205の水平幅、垂直幅や、表
示開始アドレスなどが、システム・バス・インタフェー
ス105からの信号線603と604から、ライト制御回路4019
において生成されるセレクト信号を用いて書き込まれ
る。

さらに、予めフレームバッファ205の特定領域に格納
されたカーソルデータは、ローカル・バス・インタフェ
ース106から、カーソルデータバス612を介して、カーソ
ル制御回路4016に読み込まれ、カーソル位置情報は、図
形処理装置100外部の中央処理装置201から、システム・
バス・インタフェース105、カーソル位置バス613を介し
て、カーソル制御回路4016に与えられる。これらに加え
て、同期信号系シーケンス制御回路4017からの、水平及
び垂直同期信号と、ローカル・バス・インタフェース10
6からの表示クロック（信号線608）とから、カーソル制
御回路4016は、CRTディスプレイ装置207上の任意の位置
に表示するために、ビット位置をシフトしたカーソルデ
ータ及び、カーソルマスクデータと、カーソル表示タイ
ミング信号と生成し、カーソルデータとカーソルマスク
データとは、カーソルデータバス607を介して、カーソ
ル表示タイミング信号は信号線606を介して、それぞれ
ローカル・バス・インタフェース106へ出力する。

なお、システム・バス・インタフェース105と、ロー
カル・バス・インタフェース106の内部構成について
は、制御データの蓄積と各ユニットへの分配及び、デー
タ転送の制御が中心であり、公知例も多いため詳細は省
略する。

以下、本発明における図形描画の処理フローを、図面
を用いて説明する。

＜描画処理フロー＞第10図に、第１図に示したシステム構成における、メ
インメモリ203もしくはフレームバッファ205への、図形
描画の処理フローを示す。まず、中央処理装置201は、
描画処理ドライバの処理として、メインメモリ203上の
ビットマップ・データの内、図形描画に用いるものの仮
想アドレスを算出する（701）。次に、そのビットマッ
プ・データが、図形描画処理中に、メインメモリ203か
らハードディスク204にロールアウトされないように、
ビットマップ・データを含むページを選択する（70
2）。そして、オペレーティング・システムのページロ
ックルーチンをコールする（703）。オペレーティング
・システムは、要求されたページのロックを実行し、描
画処理ドライバへリターンする（703）。描画処理ドラ
イバは、描画コマンドを作成し、図形処理装置100に転
送した後、図形処理装置100の制御レジスタの特定ビッ
トのセットにより、図形処理装置100を起動する（70
5）。図形処理装置100は、中央処理装置201から起動さ
れるまでは、待機中の状態である（721）。図形処理装
置100が起動される（722）と、図形処理装置100は、処
理705にて転送された描画コマンドを実行する（723）。
描画コマンドの実行を終了すると、割込み処理により、
中央処理装置201に終了報告を行い（724）、動作を停止
する（725）。割込みを受けた中央処理装置201は、図形
処理装置100の制御レジスタの特定ビットをセットする
ことで、図形処理装置100内のアドレス変換テーブル（T
LB）を無効化を要求する（706）。レジスタセットによ
り、図形処理装置100は再び起動され（726）、図形処理
装置100内のアドレス変換テーブル（TLB）を無効化し
（727）、動作を停止する（728）。706の後、中央処理
装置201は、702でロックしたページを選択して（70
7）、オペレーティング・システムの、アンロックルー
チンをコールする（708）。オペレーティング・システ
ムは、要求されたページのアンロックを実行した後、描
画処理ドライバに制御を移して（709）、一連の描画処
理を終了する。

第11図に、第10図の処理723のフローを示す。まず図
形処理装置100は、中央処理装置201から転送された描画
コマンドを解釈し（750）、32ビット単位の描画処理を
行う（751〜759）。32ビット単位の描画処理において
は、フェッチすべき画素データがあるか否かがチェック
され（751）、フエッチすべき画素データがあれば、そ
の所在が確認される（752）。フェッチデータがメイン
メモリ203上ならば、物理アドレスが算出されて（75
3）、メインメモリ203から画素データがフェッチされ
（754）、処理751に戻る。フェッチデータが、フレーム
バッファ205上にあることが確認された場合は、論理ア
ドレスのまま、フレームバッファ205から画素データが
フェッチされ（755）、処理751に戻る。描画対象の32ビ
ットデータに関して、フェッチすべきデータの無いこと
が、処理751において確認されれば、書き込む所在が、
メインメモリ203かフレームバッファ205かがチェックさ
れる（756）。書き込み先がメインメモリ203ならば、物
理アドレスを算出した（757）後、メインメモリ203への
書き込みを行う（758）。一方、書き込み先がフレーム
バッファ205の場合は、論理アドレスを用いて、フレー
ムバッファ205への書き込みを実行する（759）。書き込
み終了後は、描画コマンドの実行が完了したか否かがチ
ェックされ、完了していなければ、次の32ビットの描画
実行のため、処理751へ戻る（760）。

第12図に、第11図に処理753及び処理757のフローを示
す。物理アドレスの算出には、まず仮想アドレスが算出
される（801）。そして、この仮想アドレスを用いて、
アドレス変換テーブル（TLB）をサーチして、アドレス
変換に必要なエントリがあるか否かをチェックする（80
2）。TLB内にエントリが存在する場合（TLBビットの場
合）、メインメモリ203上のページテーブル内の、ペー
ジテーブルエントリ（PTE）を変更する必要があれば
（メインメモリ203への書き込み処理であり、かつ図形
処理装置100内のTLBの、対応するエントリの更新ビット
がセットされていない場合は）、図形処理装置100が自
らメインメモリ203にアクセスして、対応するPTE内の更
新ビットをセットし（803）、TLB内の対応するエントリ
の更新ビットもセットした（808）後、物理アドレスを
生成して（809）、処理を終了する。

処理802でTLBミスヒットの場合は、図形処理装置100
がメインメモリ203にアクセスして、PTEの読み出しを図
る（804）。ここで、対応するページテーブルがメイン
メモリ203上にない場合、もしくは、対応するページテ
ーブルはメインメモリ203上にあるが、アクセス対象の
ページがメインメモリ203上にない場合は、ページフォ
ールトが検出される（805）。ページフォールトが検出
されなかった場合は、図形処理装置100内のTLBに、新た
なエントリを作成する（806）。そして、メインメモリ2
03上のページテーブル内の、ページテーブルエントリ
（PTE）を変更する必要があれば（メインメモリ203への
書き込み処理であり、かつ図形処理装置100内のTLBの、
対応するエントリの更新ビットがセットされていない場
合は）、図形処理装置100が自らメインメモリ203にアク
セスして、対応するPTE内の更新ビットをセットし（80
7）、TLB内の対応するエントリの更新ビットもセットし
た（808）後、物理アドレスを生成して（809）、処理を
終了する。

処理805において、ページフォールトが検出した場合
は、割込み処理によって、中央処理装置201にページの
ロールインを要求して（810）、動作を停止する（81
1）。割込みを受けた中央処理装置201は、オペレーティ
ング・システムのスワッパをコールして（821）、ペー
ジのスワッピングを行う（822）。ページ・スワッピン
グの終了後は、特定レジスタのセットにより、再び図形
処理装置100を起動する（823）。再度起動された（81
2）図形処理装置100は、処理804に戻る。

第13図には、第12図のフローにおける処理803と807
を、中央処理装置201に依頼する方法を示す。処理802に
おいてTLBヒットの場合、図形処理装置100は、中央処理
装置201にメインメモリ203上のページテーブルの、PTE
の更新を要求する（903）。PTE更新の依頼を受けた中央
処理装置201はPTEの更新を行った（921〜922）後、割込
み処理を終了する（923）。処理907においても同様に、
図形処理装置100は、中央処理装置201にメインメモリ20
3上のページテーブルの、PTEの更新を要求する（907）
と、中央処理装置201はPTEの更新を行った（924〜925）
後、割込み処理を終了する（926）。

以上述べた実施例によると、仮想記憶をサポートする
システムにおいて、図形処理装置100が自ら、仮想アド
レスを物理アドレスに変換できるため、メインメモリ20
3上の処理対象のビットマップが、複数のページにまた
がっていても、中央処理装置201は、ページごとに描画
コマンドを作成して、図形処理装置100に描画処理を指
令する必要がなくなり、中央処理装置201から図形処理
装置100への描画指令における、交信オーバヘッドを低
減できるという効果がある。

また、図形処理装置100がシステムバス211を占有中
に、中央処理装置201が緊急処理のためにシステムバス2
11を使用しようとする場合、端子バス・ホールド・アク
ノリッジ（HLDA）を"Low"レベルにすることで可能だ
が、これを実現するには、バス調停装置202の構成が複
雑になるという欠点がある。しかし、図形処理装置100
に端子サスペンド（SUS＃）を新たに設けたことによ
り、バス調停装置202に頼ることなく容易に、図形処理
装置100のシステムバス211の使用を中断されることがで
きるという効果がある。

［発明の効果］本発明によれば、図形処理装置が仮想アドレスから物
理アドレスへの変換処理を実行できるので、メインメモ
リ上にビットマップデータを描画することが可能とな
る。

また、上記図形処理装置は、メインメモリとフレーム
バッファの両方の接続ポートを備えているため、論理ア
ドレスから仮想アドレスを計算し、計算した仮想アドレ
スから物理アドレスへの変換処理機能を用いることによ
り、仮想記憶をサポートするデータ処理において、メイ
ンメモリとフレームバッファ間におけるデータ転送を、
中央処理装置のメモリ管理機能を用いずに、高速に実行
できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示したシステム構成例、第
２図は図形処理装置100をLSIに適用した場合の端子構
成、第３図は図形処理装置100の内部構成を示した図、
第４図は図形処理装置100におけるページング機構を示
した図、第５図は図形処理装置100におけるアドレス変
換機構の原理を示した図、第６図は描画処理ユニット10
1の内部構成を示した図、第７図はメモリ管理ユニット1
02の内部構成を示した図、第８図はバス制御ユニット10
3の内部構成を示した図、第９図はCRT制御ユニット104
の内部構成を示した図、第10図は本発明の実施例におけ
る図形描画の処理フローを示した図、第11図は図形処理
装置100における描画コマンドの実行フローを示した
図、第12図は図形処理装置100における物理アドレスの
算出フローを示した図、第13図は図形処理装置100にお
ける、第12図とは異なる、物理アドレスの算出フローを
示した図である。 100……図形処理装置、201……中央処理装置、202……
バス調停装置、203……メインメモリ、204……ハードデ
イスク、205……フレームバッファ、206……ビデオコン
バータ、207……CRTデイスプレイ装置。

Claims

(57)【特許請求の範囲】

【請求項１】表示するための描画されたビットマップデ
ータを画像メモリに格納する機能と、中央処理装置からの命令に基づいて、上記中央処理装置
が処理するデータを格納するメインメモリへビットマッ
プデータの描画を行うために、上記ビットマップデータ
の座標値を表す論理アドレスから上記メインメモリのア
ドレス空間を仮想化した仮想アドレスを求め、上記仮想
アドレスを上記メインメモリ上の物理アドレスに変換す
る機能とを少なくとも有することを特徴とする図形処理
装置。
【請求項２】ビットマップデータの描画を行う機能と、中央処理装置からの命令に基づいて、表示するためのビ
ットマップデータが格納されるフレームバッファメモリ
又は上記中央処理装置が処理するデータが格納されるメ
インメモリのいずれにビットマップデータを描画するか
を判断する機能と、上記判断結果に基づいて、上記メインメモリへビットマ
ップデータの描画を行うために、上記ビットマップデー
タの座標値を表す論理アドレスから上記メインメモリの
アドレス空間を仮想化した仮想アドレスを求める機能
と、上記仮想アドレスを上記メインメモリ上の物理アドレス
に変換する機能とを少なくとも有することを特徴とする
図形処理装置。
【請求項３】データ処理を実行する中央処理装置と、デ
ータを格納するメインメモリとのデータ交換を可能とす
る第１のインターフェイスと、表示するためのビットマップデータを一時的に格納する
画像メモリとのデータ交換を可能とする第２のインター
フェイスと、上記メインメモリへのビットマップデータの描画を行う
ために、処理対象となる上記ビットマップデータの座標
値を表す論理アドレスから上記メインメモリのアドレス
空間を仮想化した仮想アドレスを求め、上記仮想アドレ
スを上記メインメモリ上の物理アドレスに変換する機能
とを少なくとも有することを特徴とする図形処理装置。
【請求項４】データ処理を実行する中央処理装置と、デ
ータを格納するメインメモリとのデータ交換を可能とす
る第１のインターフェイスと、表示するためのビットマップデータを格納するフレーム
バッファメモリとのデータ交換を可能とする第２のイン
ターフェイスと、上記メインメモリへビットマップデータの描画を行うた
めに、上記ビットマップデータの座標値を表す論理アド
レスから上記メインメモリのアドレス空間を仮想化した
仮想アドレスを求め、上記仮想アドレスを上記メインメ
モリ上の物理アドレスに変換する機能と、上記第１のインターフェイスから得られる処理命令に従
って、上記物理アドレスにより上記メインメモリに、又
は上記論理アドレスにより上記フレームバッファにアク
セスする機能と、上記アクセスによって読み出されたビットマップデータ
を上記第１のインターフェイスから得られる処理命令に
従って処理する機能とを有することを特徴とする図形処
理装置。
【請求項５】請求項３又は４において、上記第１のインターフェイスを介して外部のバスとの調
停を行い、上記メインメモリへのアクセス権を獲得し、
上記物理アドレスに従って上記第１のインターフェイス
が、上記メインメモリからビットマップデータを読み出
すことと、上記メインメモリへビットマップデータを書
き込むこととを制御する機能を有することを特徴とする
図形処理装置。
【請求項６】請求項４又は５において、上記ビットマップデータを上記メインメモリから読み出
すための仮想アドレスから物理アドレスへの変換データ
と、上記ビットマップデータを上記メインメモリに格納
するための、仮想アドレスから物理アドレスへの変換デ
ータとを有することを特徴とする図形処理装置。
【請求項７】請求項６において、上記仮想アドレスから物理アドレスへの変換データがな
い場合、上記システムバスインターフェイスを介して、
上記メインメモリから仮想アドレスを物理アドレスへ変
換する変換データを読み出す機能を有することを特徴と
する図形処理装置。
【請求項８】データ処理を実行する中央処理装置と、少
なくとも上記中央処理装置が処理するデータ及びビット
マップデータを格納するメインメモリとのデータ交換を
可能とするシステムバスインターフェイスと、表示するためのビットマップデータを格納するフレーム
バッファメモリとのデータ交換を可能とするローカルバ
スインターフェイスと、上記システムバスインターフェイスから得られる上記メ
インメモリへのビットマップデータの描画命令に基づい
て、上記ビットマップデータの座標値を表す論理アドレ
スから上記メインメモリ上のアドレス空間を仮想化した
仮想アドレスを求める描画処理ユニットと、上記描画処理ユニットが求めた仮想アドレスを上記メイ
ンメモリ上の物理アドレスに変換するメモリ管理ユニッ
トとを少なくとも有する図形処理装置であって、上記描画処理ユニットは、上記描画命令に基づいて求め
た仮想アドレスに従って、上記メインメモリからビット
マップデータを読み出すことを、上記メモリ管理ユニッ
トを介して上記システムバスインターフェイスに要求
し、その結果として上記システムバスインターフェイス
から得られるビットマップデータを上記描画命令に従っ
て処理し、上記処理したビットマップデータを上記描画
命令に基づいて求めた仮想アドレスに従って上記メイン
メモリに格納することを上記メモリ管理ユニットを介し
て上記システムバスインターフェイスに要求することを
特徴とする図形処理装置。
【請求項９】請求項８において、上記描画処理ユニットは、上記描画命令に基づいて求め
た仮想アドレスに従って、上記メインメモリからビット
マップデータを読み出すことを、上記メモリ管理ユニッ
トを介して上記システムバスインターフェイスに要求
し、その結果として上記システムバスインターフェイス
から得られるビットマップデータを上記描画命令に従っ
て処理し、上記処理したビットマップデータを上記論理
アドレスに従って上記フレームバッファメモリに格納す
ることを上記ローカルバスインターフェイスに要求する
ことを特徴とする図形処理装置。
【請求項１０】請求項８又は９において、上記描画処理ユニットは、上記論理アドレスに従って、
上記フレームバッファメモリからビットマップデータを
読み出すことを上記ローカルバスインターフェイスに要
求し、その結果として上記ローカルバスインターフェイ
スから得られるビットマップデータを上記描画命令に従
って処理し、上記処理したビットマップデータを上記描
画命令に基づいて求めた仮想アドレスに従って上記メイ
ンメモリに格納することを上記メモリ管理ユニットを介
して上記システムバスインターフェイスに要求すること
を特徴とする図形処理装置。
【請求項１１】請求項８、９又は10において、上記描画処理ユニットは、上記描画命令に基づいて求め
た仮想アドレスに従って、上記メインメモリからビット
マップデータを読み出すことを、上記メモリ管理ユニッ
トを介して上記システムバスインターフェイスに要求す
るとともに、上記論理アドレスに従って、上記フレーム
バッファメモリからビットマップデータを読み出すこと
を、上記ローカルバスインターフェイスに要求し、その
結果として上記システムバスインターフェイス及びロー
カルバスインターフェイスから得られるビットマップデ
ータを上記描画命令に従って処理し、上記処理したビッ
トマップデータを上記論理アドレスに従って上記フレー
ムバッファメモリに格納することを上記ローカルバスイ
ンターフェイスに要求すること特徴とする図形処理装
置。
【請求項１２】請求項８、９、10又は11において、上記描画処理ユニットは、上記描画命令に基づいて求め
た仮想アドレスに従って、上記メインメモリからビット
マップデータを読み出すことを、上記メモリ管理ユニッ
トを介して上記システムバスインターフェイスに要求し
するとともに、上記論理アドレスに従って、上記フレー
ムバッファメモリからビットマップデータを読み出すこ
とを、上記ローカルバスインターフェイスに要求し、そ
の結果として上記システムバスインターフェイス及びロ
ーカルバスインターフェイスから得られるビットマップ
データを上記描画命令に従って処理し、上記処理したビ
ットマップデータを上記描画命令に基づいて求めた仮想
アドレスに従って上記メインメモリに格納することを上
記メモリ管理ユニットを介して上記システムバスインタ
ーフェイスに要求することを特徴とする図形処理装置。
【請求項１３】請求項８において、上記メモリ管理ユニットは、上記ビットマップデータを
上記メインメモリから読み出すための仮想アドレスから
物理アドレスへの変換データと、上記処理したビットマ
ップデータを上記メインメモリに格納するための仮想仮
想アドレスから物理アドレスへの変換データとを保持す
ることを特徴とする図形処理装置。
【請求項１４】請求項８、13において、上記メモリ管理ユニットからの信号に従って、上記シス
テムバスインターフェイスを介して外部のバス調停回路
との間でバス調停を行い、上記メインメモリへのアクセ
ス権を獲得し、上記メモリ管理ユニットから得られる物
理アドレスに従って、上記システムバスインターフェイ
スが、上記メインメモリから処理対象データを読み出す
ことと、上記メインメモリへ処理結果を格納することと
を制御するバス制御ユニットを有することを特徴とする
図形処理装置。
【請求項１５】請求項14において、上記メモリ管理ユニットは、上記描画処理ユニットから
得られる仮想アドレスを物理アドレスに変換するための
データがない場合、上記バス制御ユニットに上記メイン
メモリへのアクセス権の獲得を要求し、上記メインメモ
リへのアクセス権を獲得した後に、上記システムバスイ
ンターフェイスを介して、上記メインメモリから上記仮
想アドレスを物理アドレスに変換するためのデータを読
み出すことを特徴とする図形処理装置。
【請求項１６】データを格納するメインメモリと、少なくとも上記メインメモリに格納されたデータを処理
する中央処理装置と、表示するためのビットマップデータを格納するフレーム
バッファメモリと、上記中央処理装置からの指示に従って、ビットマップデ
ータの処理を行う図形処理装置とを有し、上記メインメモリと上記中央処理装置と上記図形処理装
置が第１のバスと接続され、上記図形処理装置と上記フ
レームバッファとが第２のバスと接続されたデータ処理
装置であって、上記図形処理装置は、上記メインメモリへビットマップ
データの描画を行うために、上記ビットマップデータの
座標値を表す論理アドレスから上記メインメモリのアド
レス空間を仮想化した仮想アドレスを算出し、上記仮想
アドレスを上記メインメモリ上の物理アドレスに変換す
る機能を有することを特徴とするデータ処理装置。
【請求項１７】データを格納するメインメモリと、少なくとも上記メインメモリに格納されたデータを処理
する中央処理装置と、表示するためのビットマップデータを格納するフレーム
バッファメモリと、上記中央処理装置からの指示に従って、ビットマップデ
ータの処理を行う図形処理装置と、上記メインメモリと上記中央処理装置と上記図形処理装
置とを接続する第１のバスと、上記図形処理装置と上記フレームバッファとを接続する
第２のバスと、上記第１のバスに接続され、上記第１のバスの調停を行
うバス調停回路とを有するデータ処理装置であって、上記図形処理装置は、上記メインメモリへビットマップ
データの描画を行うために、上記ビットマップデータの
座標値を表す論理アドレスから上記メインメモリのアド
レス空間を仮想化した仮想アドレスを算出し、上記算出
された仮想アドレスを上記メインメモリ上の物理アドレ
スに変換するためのアドレス変換情報に基づいて上記仮
想アドレスを物理アドレスに変換する機能と、上記バス
調停回路との間で上記第１のバスの調停を行い、上記物
理アドレスに従って上記メインメモリからビットマップ
データを読み出すことと、上記メインメモリに処理した
ビットマップデータを格納することとを制御する機能と
を有することを特徴とするデータ処理装置。
【請求項１８】請求項17において、上記図形処理装置は、仮想アドレスを物理アドレスに変
換するための上記アドレス変換情報がない場合、上記バ
ス調停回路との間で上記第１のバスの調停を行い、上記
メインメモリから上記アドレス変換情報を読み出す機能
を有することを特徴とするデータ処理装置。
【請求項１９】請求項17又は18において、上記アドレス変換情報は、上記ビットマップデータを上
記メインメモリから読み出すための仮想アドレスから物
理アドレスへの変換データと、上記ビットマップデータ
を上記メインメモリに格納するための、仮想アドレスか
ら物理アドレスへの変換データとを有することを特徴と
するデータ処理装置。
【請求項２０】データを格納するメインメモリと、表示するためのビットマップデータを一時的に格納する
描画メモリと、中央処理装置からの指示に従って、ビットマップデータ
の処理を行う図形処理装置とを少なくとも有し、上記メインメモリと上記図形処理装置が第１の信号線を
介して接続され、上記図形処理装置と上記描画メモリと
が第２の信号線で接続されたデータ処理装置であって、上記図形処理装置は、上記メインメモリへビットマップ
データの描画を行うために、上記ビットマップデータの
座標値を表す論理アドレスから上記メインメモリのアド
レス空間を仮想化した仮想アドレスを算出し、上記仮想
アドレスを上記メインメモリ上の物理アドレスに変換す
る機能を少なくとも有することを特徴とするデータ処理
装置。
【請求項２１】データを格納するメインメモリと、少なくとも上記メインメモリに格納されたデータを処理
する中央処理装置と、表示するためのビットマップデータを格納するフレーム
バッファメモリと、上記中央処理装置からの指示に従って、ビットマップデ
ータの処理を行う図形処理装置とを有し、上記メインメモリと上記中央処理装置と上記図形処理装
置が第１の信号線を介して接続され、上記図形処理装置
と上記フレームバッファとが第２の信号線を介して接続
されたデータ処理装置であって、上記図形処理装置は、上記中央処理装置からの命令に基
づいて、上記フレームバッファメモリ又は上記メインメ
モリのいずれに描画されたビットマップデータを格納す
るかを判断する機能と、上記判断結果に基づいて、上記メインメモリにビットマ
ップデータを格納するために、上記ビットマップデータ
の座標値を表す論理アドレスから上記メインメモリのア
ドレス空間を仮想化した仮想アドレスを求める機能と、上記仮想アドレスを上記メインメモリ上の物理アドレス
に変換する機能とを少なくとも有することを特徴とする
データ処理装置。
【請求項２２】データを格納するメインメモリと、少なくとも上記メインメモリに格納されたデータを処理
する中央処理装置と、表示するためのビットマップデータを格納するフレーム
バッファメモリと、上記中央処理装置からの描画命令に基づいて、ビットマ
ップデータの座標値を表す論理アドレスを求め、上記メ
インメモリへビットマップデータの描画を行うために、
上記求めた論理アドレスから上記メインメモリ上のアド
レス空間を仮想化した仮想アドレスを求める描画処理ユ
ニットと、上記描画処理ユニットが求めた仮想アドレス
を上記メインメモリ上の物理アドレスに変換するメモリ
管理ユニットとを有する図形処理装置と、上記メインメモリと上記中央処理装置と上記図形処理装
置が第１の信号線で接続され、上記図形処理装置と上記
フレームバッファとが第２の信号線で接続されたデータ
処理装置であって、上記描画処理ユニットは、上記メモリ管理ユニットを介
して上記描画命令に基づいて求めた仮想アドレスに従っ
て、上記メインメモリからビットマップデータを読み出
し、読み出されたビットマップデータを上記描画命令に
従って処理し、上記処理したビットマップデータを上記
描画命令に基づいて求めた論理アドレスに従って上記フ
レームバッファメモリに格納することを特徴とするデー
タ処理装置。
【請求項２３】請求項22において、上記描画処理ユニットは、上記描画命令に基づいて求め
た論理アドレスに従って、上記フレームバッファメモリ
からビットマップデータを読み出し、読み出された上記
ビットマップデータを上記描画命令に従って処理し、上
記処理したビットマップデータを上記メモリ管理ユニッ
トを介して上記描画命令に基づいて求めた仮想アドレス
に従って上記メインメモリに格納することを特徴とする
データ処理装置。
【請求項２４】請求項22において、上記描画処理ユニットは、上記メモリ管理ユニットを介
して上記描画命令に基づいて求めた仮想アドレスに従っ
て、上記メインメモリからビットマップデータを読み出
し、上記描画命令に基づいて求めた論理アドレスに従っ
て、上記フレームバッファメモリからビットマップデー
タを読み出し、読み出された上記ビットマップデータを
上記描画命令に従って処理し、上記処理したビットマッ
プデータを上記描画命令に基づいて求めた論理アドレス
に従って上記フレームバッファメモリに格納することを
特徴とするデータ処理装置。
【請求項２５】請求項22において、上記描画処理ユニットは、上記メモリ管理ユニットを介
して上記描画命令に基づいて求めた仮想アドレスに従っ
て、上記メインメモリからビットマップデータを読み出
し、上記描画命令に基づいて求めた論理アドレスに従っ
て、上記フレームバッファメモリからビットマップデー
タを読み出し、読み出された上記ビットマップデータを
上記描画命令に従って処理し、上記処理したビットマッ
プデータを上記メモリ管理ユニットを介して、上記描画
命令に基づいて求めた仮想アドレスに従って上記メイン
メモリに格納することを特徴とするデータ処理装置。
【請求項２６】データを格納するメインメモリと、少なくとも上記メインメモリに格納されたデータを処理
する中央処理装置と、表示するためのビットマップデータを一時的に格納する
画像メモリと、上記フレームバッファメモリに格納されたビットマップ
データを表示する表示装置と、上記中央処理装置からの指示に従って、ビットマップデ
ータの処理を行う図形処理装置とを少なくとも有し、少なくとも上記メインメモリ及び上記画像メモリが上記
図形処理装置と接続されたデータ処理システムであっ
て、上記図形処理装置は、上記メインメモリへビットマップ
データの描画を行うために、上記ビットマップデータの
座標値を表す論理アドレスから上記メインメモリのアド
レス空間を仮想化した仮想アドレスを算出し、上記仮想
アドレスを上記メインメモリ上の物理アドレスに変換す
る機能を少なくとも有することを特徴とするデータ処理
システム。
【請求項２７】データを格納するメインメモリと、少なくとも上記メインメモリに格納されたデータを処理
する中央処理装置と、表示するためのビットマップデータを格納するフレーム
バッファメモリと、上記フレームバッファメモリに格納されたビットマップ
データを表示する表示装置と、上記中央処理装置からの指示に従って、ビットマップデ
ータの処理を行う図形処理装置とを少なくとも有し、少なくとも上記メインメモリ及び上記フレームバッファ
とが信号線を介して上記図形処理装置と接続されたデー
タ処理システムであって、上記図形処理装置は、中央処理装置からの命令に基づい
て上記フレームバッファメモリ又は上記メインメモリの
いずれにビットマップデータを描画するかを判断する機
能と、上記判断結果に基づいて、上記メインメモリへビットマ
ップデータの描画を行うために、上記ビットマップデー
タの座標値を表す論理アドレスから上記メインメモリの
アドレス空間を仮想化した仮想アドレスを求める機能
と、上記仮想アドレスを上記メインメモリ上の物理アドレス
に変換する機能とを少なくとも有することを特徴とする
データ処理システム。
【請求項２８】データを格納するメインメモリと、少なくとも上記メインメモリに格納されたデータを処理
する中央処理装置と、表示するためのビットマップデータを格納するフレーム
バッファメモリと、上記フレームバッファメモリに格納されたビットマップ
データを表示する表示装置と、上記中央処理装置からの指示に従って、ビットマップデ
ータの処理を行う図形処理装置と、上記メインメモリと上記中央処理装置と上記図形処理装
置とを接続するバスと、上記図形処理装置と上記フレームバッファとを接続する
信号線と、上記バスの使用を制御するためのバス調停回路とを少な
くとも有するデータ処理システムであって、上記図形処理装置は、上記メインメモリへビットマップ
データの描画を行うために、上記ビットマップデータの
座標値を表す論理アドレスから上記メインメモリのアド
レス空間を仮想化した仮想アドレスを算出し、上記算出
された仮想アドレスを上記メインメモリ上の物理アドレ
スに変換するためのアドレス変換情報に基づいて上記仮
想アドレスを物理アドレスに変換する機能と、上記バス
調停回路との間で上記バスの調停を行い、上記物理アド
レスに従って上記メインメモリからビットマップデータ
を読み出すことと、上記メインメモリに処理したビット
マップデータを格納することとを制御する機能とを有す
ることを特徴とするデータ処理システム。
【請求項２９】請求項28において、上記図形処理装置は、仮想アドレスを物理アドレスに変
換するための上記アドレス変換情報がない場合、上記バ
ス調停回路との間で上記第１のバスの調停を行い、上記
メインメモリから上記アドレス変換情報を読み出す機能
を有することを特徴とするデータ処理システム。
【請求項３０】請求項28又は29において、上記アドレス変換情報は、上記ビットマップデータを上
記メインメモリから読み出すための仮想アドレスから物
理アドレスへの変換データと、上記ビットマップデータ
を上記メインメモリに格納するための、仮想アドレスか
ら物理アドレスへの変換データとを有することを特徴と
するデータ処理システム。
【請求項３１】データを格納するメインメモリと、データを格納するための記憶装置と、表示するためのビットマップデータを格納するフレーム
バッファメモリと、上記フレームバッファメモリに格納されたビットマップ
データを表示する表示装置と、少なくとも上記メインメモリに格納されたデータを処理
する中央処理装置と、上記中央処理装置からの指示に従って、ビットマップデ
ータの処理を行う図形処理装置とを少なくとも有し、上記メインメモリと上記記憶装置と上記中央処理装置と
が第１の信号線で接続され、上記図形処理装置と上記フ
レームバッファとが第２の信号線で接続されたデータ処
理システムであって、上記図形処理装置は、上記メインメモリへビットマップ
データの描画を行うために、上記ビットマップデータの
座標値を表す論理アドレスから上記メインメモリのアド
レス空間を仮想化した仮想アドレスを算出し、予め格納
されたアドレス変換情報に基づいて上記仮想アドレスを
上記メインメモリ上の物理アドレスに変換する機能と、
上記アドレス変換情報に変換情報がない場合に、上記メ
インメモリから上記変換情報を読み出すための要求信号
を上記中央処理装置に出力し、上記メインメモリに上記
変換情報がない場合に上記記憶装置から上記変換情報を
読み出すための要求信号を上記中央処理装置に出力する
機能とを少なくとも有することを特徴とするデータ処理
システム。
【請求項３２】データを格納するメインメモリと、データを格納するための記憶装置と、表示するためのビットマップデータを格納するフレーム
バッファメモリと、少なくとも上記メインメモリに格納されたデータを処理
する中央処理装置と、上記中央処理装置からの指示に従って、ビットマップデ
ータの処理を行う図形処理装置と、上記メインメモリと上記中央処理装置と上記外部装置と
上記図形処理装置とを接続するバスと、上記図形処理装置と上記フレームバッファとを接続する
信号線と、上記バスの使用を制御するためのバス調停回路とを有す
るデータ処理システムであって、上記図形処理装置は、上記メインメモリへビットマップ
データの描画を行うために、上記ビットマップデータの
座標値を表す論理アドレスから上記メインメモリのアド
レス空間を仮想化した仮想アドレスを算出するととも
に、上記ビットマップデータを処理する描画処理ユニッ
トと、上記算出された仮想アドレスを上記メインメモリ上の物
理アドレスに変換するためのアドレス変換情報を検索し
て上記仮想アドレスを物理アドレスに変換するメモリ管
理ユニットとを有することを特徴とするデータ処理装
置。
【請求項３３】請求項32において、上記図形処理装置は、更にバス制御装置を有し、上記メモリ管理ユニットは、上記アドレス変換情報が検
出されない時に、上記メインメモリから上記変換情報を
読み出すための要求信号を上記中央処理装置に出力し、
上記メインメモリに上記変換情報がない時に上記外部記
憶装置から上記変換情報を読み出すための要求信号を上
記中央処理装置に出力し、上記バス制御装置は、上記メインメモリ又は上記外部記
憶装置から上記変換情報を読み出すための上記システム
バスの使用の要求を上記バス調停回路に出力することを
特徴とするデータ処理システム。
【請求項３４】請求項33において、上記図形処理装置は、上記フレームバッファに格納され
たビットマップデータを表示するために同期信号を出力
する表示制御ユニットを有することを特徴とするデータ
処理システム。
【請求項３５】データを格納するメインメモリと、表示するためのビットマップデータを格納すフレームバ
ッファメモリと、少なくとも上記メインメモリに格納されたデータを処理
する中央処理装置と、上記メインメモリと上記中央処理装置とを接続する第１
の信号線と、上記フレームバッファメモリと接続する第２の信号線
と、上記メインメモリへビットマップデータの描画を行うた
めに、上記ビットマップデータの座標値を表す論理アド
レスから上記メインメモリのアドレス空間を仮想化した
仮想アドレスを算出するとともに、上記ビットマップデ
ータを処理する描画処理ユニットと、上記算出された仮
想アドレスを上記メインメモリ上の物理アドレスに変換
するためのメモリ管理ユニットと、上記フレームバッフ
ァメモリに格納されたビットマップデータを表示するた
めに同期信号を出力する表示制御ユニットとを少なくと
も有し、上記第１の信号線及び上記第２の信号線と接続
される図形処理装置と、上記図形処理装置及び上記フレームバッファと接続さ
れ、上記図形処理装置の上記表示制御ユニットから出力
される信号に基づいて上記フレームバッファメモリに格
納されたビットマップデータをアナログ信号に変換する
ビデオコンバータと、上記図形処理装置及び上記ビデオコンバータと接続さ
れ、上記図形処理装置の上記表示制御ユニットによっ
て、上記ビデオコンバータにより変換された上記アナロ
グ信号を表示する表示装置とを有することを特徴とする
データ処理システム。
【請求項３６】データを格納するメインメモリと、少なくとも上記メインメモリに格納されたデータを処理
する中央処理装置と、表示するためのビットマップデータを格納するフレーム
バッファメモリと、上記フレームバッファメモリに格納されたデータを表示
する表示装置と、上記中央処理装置からの描画命令に基づいて、ビットマ
ップデータの座標値を表す論理アドレスを求め、上記メ
インメモリへの描画を行うために、上記求めた論理アド
レスから上記メインメモリ上のアドレス空間を仮想化し
た仮想アドレスを求める描画処理ユニットと、上記描画
処理ユニットが求めた仮想アドレスを上記メインメモリ
上の物理アドレスに変換するメモリ管理ユニットとを有
する図形処理装置上記中央処理装置と、上記メインメモリと上記中央処理装置と上記図形処理装
置が第１の信号線で接続され、上記図形処理装置と上記
フレームバッファとが第２の信号線で接続されたデータ
処理システムであって、上記描画処理ユニットは、メモリ管理ユニットを介して
上記描画命令に基づいて求めた仮想アドレスに従って、
上記メインメモリからビットマップデータを読み出し、
読み出されたビットマップデータを上記描画命令に従っ
て処理し、上記処理したビットマップデータを上記描画
命令に基づいて求めた論理アドレスに従って上記フレー
ムバッファメモリに格納することを特徴とするデータ処
理システム。
【請求項３７】請求項36において、上記描画処理ユニットは、上記描画命令に基づいて求め
た論理アドレスに従って、上記フレームバッファメモリ
からビットマップデータを読み出し、読み出された上記
ビットマップデータを上記描画命令に従って処理し、上
記処理したビットマップデータを上記メモリ管理ユニッ
トを介して上記描画命令に基づいて求めた仮想アドレス
に従って上記メインメモリに格納することを特徴とする
データ処理システム。
【請求項３８】請求項37において、上記描画処理ユニットは、上記メモリ管理ユニットを介
して上記描画命令に基づいて求めた仮想アドレスに従っ
て、上記メインメモリからビットマップデータを読み出
し、上記描画命令に基づいて求めた論理アドレスに従っ
て、上記フレームバッファメモリからビットマップデー
タを読み出し、読み出された上記ビットマップデータを
上記描画命令に従って処理し、上記処理したビットマッ
プデータを上記描画命令に基づいて求めた論理アドレス
に従って上記フレームバッファメモリに格納することを
特徴とするデータ処理システム。
【請求項３９】請求項38において、上記描画処理ユニットは、上記メモリ管理ユニットを介
して上記描画命令に基づいて求めた仮想アドレスに従っ
て、上記メインメモリからビットマップデータを読み出
し、上記描画命令に基づいて求めた論理アドレスに従っ
て、上記フレームバッファメモリからビットマップデー
タを読み出し、読み出された上記ビットマップデータを
上記描画命令に従って処理し、上記処理したビットマッ
プデータを上記メモリ管理ユニットを介して、上記描画
命令に基づいて求めた仮想アドレスに従って上記メイン
メモリに格納することを特徴とするデータ処理システ
ム。
【請求項４０】メインメモリに格納されたデータを処理
するための中央処理装置と、表示するためのビットマッ
プデータをフレームバッファメモリに格納する図形処理
装置とを有し、上記中央処理装置からの指示に基づいて
上記図形処理装置がビットマップデ４ータの描画を行う
図形描画方法であって、上記メインメモリへビットマップデータの描画を行うた
めに、上記中央処理装置から送られた描画命令に基づい
て、上記ビットマップデータの座標値を表す論理アドレ
スから上記メインメモリのアドレス空間を仮想化した仮
想アドレスを算出し、仮想アドレスから物理アドレスに変換するアドレス変換
テーブルにより上記仮想アドレスを上記メインメモリ上
の物理アドレスに変換することを特徴とする図形描画方法。
【請求項４１】メインメモリに格納されたデータを処理
するための中央処理装置と、表示するためのビットマッ
プデータをフレームバッファメモリに格納する図形処理
装置とを有し、上記中央処理装置からの指示に基づいて
上記図形処理装置がビットマップデータの描画を行う図
形描画方法であって、上記メインメモリへビットマップデータの描画を行うた
めに、上記中央処理装置から送られた描画命令に基づいて、上
記ビットマップデータの座標値を表す論理アドレスから
上記メインメモリのアドレス空間を仮想化した仮想アド
レスを算出し、仮想アドレスから物理アドレスに変換するアドレス変換
テーブルにより上記仮想アドレスを上記メインメモリ上
の物理アドレスに変換する際に、上記アドレス変換テー
ブルに、変換データがない場合に、上記メインメモリを
アクセスして、上記メインメモリから変換データを読み
出し、上記アドレス変換テーブルを更新することを特徴
とする図形描画方法。