JPH08212382A - Ｚ−バッファタグメモリ構成 - Google Patents

Abstract

(57)【要約】 【課題】ピクセル列、グラフィックスコントローラ、フ
レームバッファ、及びＺ−バッファを備えたコンピュー
タ制御画像システムに於けるＺ−バッファのある部分を
クリアする方法及びシステムを提供する。 【解決手段】無効用ビット（Ｚ−タグ）がＺ−バッファ
中の各Ｚ−バッファ要素に対して設定され、それに対応
するＺ−バッファ要素が有効状態か無効状態かを決定す
る。無効用ビットはＺ−バッファ中にあり、各無効用ビ
ットがそれに対応するＺ−バッファ要素と同一ぺ−ジ内
にあるよう構成されている。Ｚ−バッファクリアする部
分を無効にするため２進情報が無効用ビットに書き込ま
れる。さらに、必要に応じてメモリの使用を制限するた
め無効用ビットをアクセスすることを選択的に中断する
ことが可能である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は一般的には物体の３
次元表現を表示するビデオ表示装置に関し、より具体的
には、コンピュータ制御ビデオ表示システムに於けるＺ
−バッファをクリアするための改良した方法及び装置に
関する。

【０００２】

【発明が解決しようとする課題】通常、３次元の物体を
表示するためコンピュータ制御のグラフィックス又はビ
デオ表示装置が用いられる。よく知られているように、
ビデオ表示システムは、グラフィック表示装置上のピク
セル位置の２次元アレーとして配列された複数のピクセ
ルを有し、各ピクセルはＸ座標及びＹ座標を持つ。また
フレームバッファ及びそれとは異なったＺ−バッファを
備え、夫々は、複数のピクセル位置に対応した複数のメ
モリ位置を有している。フレームバッファは一般的には
ランダムアクセスメモリ（ＲＡＭ）で、多くの場合ビデ
オランダムアクセスメモリ（ＶＲＡＭ）が用いられ、画
像中の各ピクセルに対するカラー及び強度をディジタル
表現したものを含む各ピクセル位置についての情報を格
納する。各フレームのピクセル情報がフレームバッファ
に書き込まれ、画像即ちフレームが作られ、それが順番
に表示されていく。

【０００３】Ｚ−バッファはランダムアクセスメモリ
（ＲＡＭ）で、一般的にはダイナミックランダムアクセ
スメモリ（ＤＲＡＭ）が用いらる。Ｚ−バッファは、ビ
デオ表示装置上のある物体が他の物体の前にあるのか又
は後ろにあるのかを示す情報を含んでいる。この情報を
用いてビデオ表示システムは、ある物体が表示装置上で
隠れているのか或は見えているのかを判定することが可
能になる。通常、Ｚ−バッファは、フレームバッファの
各ピクセルに対して１つの数を与える。この数はしばし
ば「Ｚ」値と呼ばれ、スクリーン面に垂直なＺ軸に沿っ
た方向の物体の奥行きを示す。Ｚ−値を用いることによ
り第３次元の座標が与えられ、３次元的表現が実現する
のである。通常のビデオ表示システムでは、Ｚ−値が小
さい時には、物体がオブザーバの近くにあることを示
し、逆にＺ−値が大きい時には、物体がオブザーバから
遠くにあることを示す。一つのピクセル位置に対応して
複数の物体がある場合、大きなＺ−値を持つ物体は、小
さなＺ−値を持ち、従ってオブザーバの近くにある物体
により隠されている。

【０００４】表示装置上に新しい画像を表示するには、
フレームバッファ及びＺ−バッファを更新しなくてはな
らない。一般的に、フレームバッファ及びＺ−バッファ
を更新する従来の手法は、ビデオ表示装置の全面を水平
ライン毎にラスタスキャンすることである。一つの水平
スキャンに対して一つのＹ座標が対応し、画像がスクリ
ーンの一方から他方へ描かれていくにつれてＸ座標が変
化する。表示される各ピクセル位置は、Ｚ−バッファ及
びフレームバッファに夫々格納されている古いＺ−値及
び古いピクセル値を持つであろう。各ピクセル位置に対
してＺ−バッファの古いＺ−値が現ピクセル位置のため
に読み込まれる。その現ピクセル位置に対して新しいＺ
−値及びピクセル値がグラフィックスコントローラで計
算される。グラフィックスコントローラは、現ピクセル
位置に対して古いＺ−値と新しいＺ−値を比較し、現ピ
クセルがフレームバッファの既に格納されているピクセ
ルよりもオブザーバに近いかどうかを判定する。もし現
ピクセル位置の新しいピクセルがフレームバッファに格
納されているピクセルよりオブザーバに近い場合にはそ
のピクセル位置に対する新しいピクセル値がフレームバ
ッファに書き込まれる。もし新しいピクセルが隠れてい
る場合には、コントローラは、フレームバッファの古い
ピクセル値及びＺ−バッファの古いＺ−値をそのままに
して次のピクセル位置に進む。ある位置の新しいピクセ
ルが古いピクセルよりオブザーバに近い場合は、コント
ローラはＺ−バッファに現ピクセル位置に対する新しい
Ｚ−値を書き込む。このプロセスがスキャンラインに沿
った次のピクセルに対して繰り返される。先行技術によ
ってクリアするには、画面上のある領域をクリアする
時、それに対応するＺ−バッファのクリアするよう選択
された全ての位置に最大可能なＺ−値を書き込むことに
よって行うのが一般的である。

【０００５】先に述べたように、新しい画像を描くには
Ｚ−バッファを用いる前にＺ−バッファをクリアする。
Ｚ−バッファのある部分をクリアするには、従来の方法
では一般的に、クリアする領域のピクセル位置をまず決
定する。そして、従来のグラフィックス更新コントロー
ラは通常、クリアする各ラインの全てのピクセル位置に
対するＺ−バッファに最大可能なＺ−値を書き込む。し
かし、多くの先行技術のシステムでは普通、画面のある
領域をクリアするとき、Ｚ−バッファのそれに対応する
領域をクリアする必要があるため遅延が生じる。例え
ば、１２８０ｘ１０２４のピクセルを持ち、３２ビット
の奥行きで６４ビットメモリワードを有し、２５ＭＨｚ
でアクセスされるＺ−バッファをクリアするには、上述
した従来のクリア法では、典型的には単にＺ−バッファ
をクリアするだけで２６ｍｓｅｃ以上のクリア時間が必
要になる。この時間は、リアルタイムで画像が描写可能
なシステムにとっては比較的長いものである。このよう
な長い時間では、３０Ｈｚ又はそれ以上の全画面更新速
度は恐らく得られないであろう。

【０００６】Ｚ−バッファをクリアする他の方法がハナ
ー（Ｈａｎｎａｈ）に付与された米国特許５，０３８，
２９７に開示されている。上記引用先行資料は参照する
ことにより本明細書の一部を成すものとする。ハナーの
方法は、全てのＺ−値を実際にクリアする代わりに、フ
レームバッファに付随した複数のビットを採用しＺ−バ
ッファ中のＺ−値を無効にするのである。この無効用ビ
ットの各々は、典型的にはＶＲＡＭを用いて実現される
フレームバッファにある１ワードから取ったメモリの１
ビットからなっている。殆どの場合、フレームバッファ
は各ピクセルのカラー及び強度を書き込むために用いら
れる。しかし、ハナーの方法では、フレームバッファに
無効用ビットを付け加えるので、Ｚ−バッファを無効に
するため、それ以外の方法では必要としないフレームバ
ッファの余分の読み込み動作が余儀なくされる。

【０００７】無効用ビットを用いる同様な方法が、ダウ
デル（Ｄｏｗｄｅｌｌ）に付与された米国特許 ５，３
０１，２６３に開示されている。この特許も参照するこ
とにより本明細書に組み込まれているものとする。ダウ
デルの方法では、Ｚ−値及び無効用ビットが各Ｚ−バッ
ファアドレスに対するメモリに格納される。ダウデルの
無効用ビットは対応するＺ−値メモリ位置に有効なＺ−
値が格納されているかどうかを示す。さらに、ダウデル
の方法はグラフィックス画面の高速クリア中にＺ−値を
高速更新する方法を提供するが、それではクリアされる
ピクセルに対応する無効用ビットが「１」にセットされ
る。高速更新が無効用ビットを用いて行えるかもしれな
いが、ダウデルの特許には無効用ビットのメモリ中での
最適構成に関する教示がなく、従って、さらに余分なメ
モリを必要とするかも知れない。

【０００８】従って、本発明の一つの目的は、Ｚ−バッ
ファのある領域をより速くクリア若しくは無効にするよ
うに改良された方法及びシステムを提供することであ
る。

【０００９】本発明の他の目的は、複数の無効用ビット
を効率よく構成しＺ−バッファのある領域の値を無効に
し且つメモリの最適利用によって性能を向上させる方法
でＺ−バッファの対応する領域を無効にするように改良
された方法を提供することである。

【００１０】コンピュータ制御ラスタスキャンビデオイ
メージングシステムを用いた更新操作中にＺ−バッファ
をクリアするためＺ−バッファのある部分を無効にする
ためのより安価でより効率のよい方法およびシステムを
提供することも本発明の一つの目的である。

【００１１】さらに、構成した無効用ビットを用いてＺ
−バッファのある領域を無効にする方法およびシステム
で、その無効用ビットを必要に応じて選択的に使用した
り使用をやめたり出来るものを提供することも本発明の
もう一つの目的である。

【００１２】

【課題を解決するための手段】ピクセル列、フレームバ
ッファ、及びグラフィックスコントローラを備えたラス
タスキャンイメージングシステムに於けるＺ−バッファ
のある部分をクリアする方法及びシステムを提供する。
Ｚ−バッファは一連のＺ−バッファ要素を含み、各Ｚ−
バッファ要素は夫々のピクセルに関係づけられている。
Ｚ−バッファは、複数のメモリページを含むページ構成
になったランダムアクセスメモリ（ＲＡＭ）を有する。
当該方法は各Ｚ−バッファ要素に対し１つの無効用ビッ
トを設定することが含まれており、各無効用ビットはそ
れに対応するＺ−バッファ要素の有効状態又は無効状態
を決定する。複数の無効用ビットは、それに対応するＺ
−バッファ要素と同一メモリページ内にあるよう構成さ
れている。その複数の無効用ビットに２進情報が書き込
まれるが、それによりそれに対応したクリアすべきＺ−
バッファ要素を無効にする。

【００１３】さらに、Ｚ−バッファ要素には２進Ｚ−値
情報が格納され、もしそれに対応する無効用ビットが無
効となっていれば、予め定められたＺ−値がそこにある
Ｚ−値と置き替えられる。この予め定められた値は表示
のバックグランドを表すものが好ましい。もし対応する
無効用ビットが無効状態にセットされていれば、それに
対応するＺ−バッファのＺ−値はバックグランド表示情
報にセットされる。これ以外の場合、即ち無効用ビット
が有効状態にセットされている場合には、Ｚ−値要素は
新しく取り出されたＺ−値にセットされる。さらに、メ
モリの使用を制限するため必要に応じて無効用ビットへ
のアクセスを選択的に中断することも出来る。

【００１４】

【発明の実施の形態】本発明を実現するためのグラフィ
ックス表示システムの概観的アーキテクチャが図１に示
されている。このグラフィックス表示システムには、グ
ラフィックス表示操作をコントロールするためのグラフ
ィックスプロセサ／コントローラ１０が含まれている。
グラフィックスプロセサ／コントローラ１０にスキャン
コンバータ／インタポレータ装置１４及びＣＲＴ制御装
置１２が含まれるのが好ましい。スキャンコンバータ／
インタポレータ装置１４は、線や三角形のような高水準
グラフィックスプリミティブをピクセル操作に変換する
回路を含んでいる。ＣＲＴ制御装置１２は陰極線管（Ｃ
ＲＴ）グラフィックスモニタのような表示装置の操作を
制御する。しかし、制御装置１２は使用しているＣＲ
Ｔ、液晶、又は他のグラフィックス表示装置等のグラフ
ィックス表示装置の規格に準じなくてはならない。さら
に、グラフィックスプロセサ／コントローラ１０は、第
１のインタフェース１６及び第２のインタフェース１８
を含むが、後述するように、これらを通してグラフィッ
クスプロセサ／コントローラ１０は他のハードウエア装
置と接続することが可能になる。

【００１５】グラフィックスプロセサ／コントローラ１
０が第１のインタフェース１６を通してシステム入出力
又はメモリバス２６に接続されているのが望ましい。次
に、システム入出力又はメモリバス２６はホストの中央
処理装置（ＣＰＵ）２８に操作上接続されている。ＣＰ
Ｕ２８は入手可能な多くの処理装置で、例えば、インテ
ル（Ｉｎｔｅｌ Ｃｏｒｐｏｒａｔｉｏｎ）が製造販売
しているモデル４８６又はペンティアム（Ｐｅｎｔｉｕ
ｍ）（５８６）マイクロプロセサのようなものがある。
ＣＰＵ２８及びシステム入出力又はメモリバス２６がメ
モリ及び処理機能を果たすことになる。さらに、ジオメ
トリプロセサ３２がグラフィックスプロセサ／コントロ
ーラ１０及びシステム入出力又はメモリバス２６に接続
され、ジオメトリ処理機能を高速化するオプションとし
て用いられる。そのような機能にはジオメトリ変換、透
視変換、及び３Ｄクリッピング等が含まれる。

【００１６】グラフィックス表示システムには、第２の
インタフェース１８を通してグラフィックスプロセサ／
コントローラ１０に接続されたＺ−バッファ２０があ
る。Ｚ−バッファ２０はランダムアクセスメモリ（ＲＡ
Ｍ）で実現されるが、ダイナミックランダムアクセスメ
モリ（ＤＲＡＭ）を用いるのが好ましい。或は、Ｚ−バ
ッファ２０をビデオＲＡＭ（ＶＲＡＭ）でインプリメン
トしてもよい。Ｚ−バッファ２０にはＺ−値と共にここ
ではＺ−タグとも呼ぶそれに対応した無効用ビットが格
納されている。グラフィックス表示システムはさらにフ
レームバッファ２２も含む。フレームバッファ２２もま
た第２のインタフェース１８を通してグラフィックスプ
ロセサ／コントローラ１０に接続されている。フレーム
バッファ２２もＲＡＭでインプリメントされるが、ビデ
オランダムアクセスメモリ（ＶＲＡＭ）を用いるのが好
ましい。しかし、フレームバッファ２２はＤＲＡＭを用
いても実現出来る。Ｚ−バッファ２０及びフレームバッ
ファ２２は双方とも２つの通信バスを通して第２のイン
タフェースに接続されているが、１つのバスはアドレス
と制御情報用で、他のバスはデータ情報を取り扱う。Ｚ
−バッファ２０及びフレームバッファ２２の各々が１つ
又は複数のＤＲＡＭ及びＶＲＡＭチップに組み込めるこ
とは当業者には自明であろう。さらに、複数のメモリを
グループとしてまとめてアドレス指定し１つのメモリと
して取り扱ってもよい。また、Ｚ−バッファ２０及びフ
レームバッファ２２を単一のメモリバス、及び／又は、
メモリチップのセットを共用する方法で実現することも
可能であろう。

【００１７】フレームバッファ２２は、さらに、ランダ
ムアクセスメモリのディジタルからアナログへのコンバ
ータ（ＲＡＭ ＤＡＣ）及び関連回路２４に接続されて
いる。ＲＡＭ ＤＡＣ２４はまたＣＲＴ制御装置１２に
接続され垂直及び水平のブランキング信号及び同期信号
を受信するように構成されている。ＲＡＭ ＤＡＣ２４
の出力はグラフィックス表示モニタ３０に接続されてい
るが、この表示モニタとしては陰極線管（ＣＲＴ）、液
晶表示装置、又は他の既知のグラフィックス表示装置等
がある。ＲＡＭ ＤＡＣ２４、フレームバッファ２２、
及びグラフィックスプロセサ／コントローラ１０の夫々
は、さらにクロックライン２５を経てクロック信号を受
け取り、グラフィックス処理操作のタイミングが正しく
行われるようにする。

【００１８】ここで述べたグラフィックス表示システム
はスタンドアローンのグラフィックスシステムとして使
用してもよいし、或は、リアルタイムのグラフィックス
画像処理が行える高性能のワークステーションに組み込
んでもよい。グラフィックスプロセサ／コントローラ１
０が行うグラフィックス表示操作の一つには、グラフィ
ックス表示モニタ３０の各ピクセルに対するＺ−バッフ
ァ２０及びフレームバッファ２２の更新がある。グラフ
ィックスプロセサ／コントローラ１０のようなグラフィ
ックス制御装置は当業者によく知られている。また、グ
ラフィックスプロセサ／コントローラ１０が行うように
決められた処理操作のいくつかまたはすべてをホストＣ
ＰＵ２８又は他のリモート処理装置がその代わりに行う
ことが出来ることも理解すべきであろう。

【００１９】各ピクセル位置に対して、グラフィックス
プロセサ／コントローラ１０は通常当業者によく知られ
た３段階の更新操作を行う。第１段階では、グラフィッ
クスプロセサ／コントローラ１０は、現ピクセル位置に
対するＺ−バッファの古いＺ−値を読み込む。新しいＺ
−値及びピクセル値がグラフィックスプロセサ／コント
ローラ１０で計算される。次に、グラフィックスプロセ
サ／コントローラ１０は、Ｚ−バッファから読み込んだ
古いＺ−値を現ピクセル位置に対して計算された新しい
Ｚ−値と比較し、現ピクセル値がフレームバッファに格
納されている古いピクセル値に比べてオブザーバに近い
かどうかを判定する。最後に、現ピクセル位置に対する
新ピクセルがフレームバッファ２２に既に格納されてい
るピクセルよりもオブザーバに近い場合は新しいピクセ
ル値がフレームバッファ２２に書き込まれる。そうでな
い場合には、グラフィックスプロセサ／コントローラ１
０は次のピクセル位置に進み、この位置に関する３段階
更新操作を繰り返す。

【００２０】本発明のグラフィックス表示システムは二
重バッファリング構成を採用し望ましい３次元画像処理
を行う。この構成では、フレームバッファ２２は、フロ
ントバッファとバックバッファを切り替え異なった画面
を表示する。現画像をフロントバッファに格納している
ので、バックバッファは、Ｚ−バッファをそれに対応す
る無効用ビットを通して無効にすることにより消去され
る。その後、画像はバックバッファに描かれそして表示
される。

【００２１】図２にはＺ−バッファメモリ２０及びフレ
ームバッファ２２に接続されたグラフィックスプロセサ
／コントローラ１０の第２インタフェース１８が詳しく
示されている。インタフェース１８には、多くの入力が
なされるが、大部分は、グラフィックスプロセサ／コン
トローラ１０又はホストＣＰＵ２８のソフトウェアで生
成されたものである。これらの入力には、Ｚアドレス入
力４８，バックグランドＺ−値入力５０、及び補間Ｚデ
ータ入力５２等がある。それに加えて、他の入力とし
て、Ｚ−タグアドレス入力５４、Ｚ−タグイネーブル入
力５５、補間カラー値入力５６、及びフレームバッファ
アドレス入力５８等がある。これらの入力は、処理さ
れ、Ｚ−バッファ２０及びフレームバッファ２２の制御
やそれらに情報を送るのに用いられる。

【００２２】インタフェース１８にはマルチプレクサ
（ＭＵＸ）４６が含まれているが、これには、Ｚ−アド
レス入力４８及びＺ−タグアドレス入力５４が入力さ
れ、Ｚ−バッファインタフェース論理回路４５に出力す
る。Ｚ比較計算論理回路４２も含まれているが、これ
は、バックグランドＺ−値入力５０、補間Ｚデータ入力
５２、及びＺ−バッファインタフェース論理回路４５の
出力を入力とする。Ｚ比較計算論理回路４２は、Ｚ−バ
ッファから得られた現Ｚ−値と新しいＺ−値を比較し、
それからＺ比較出力４３を出力する。Ｚ比較出力４３は
コントロールステートマシン５７に送られ現ピクセルを
描くかどうかの判定が行われる。

【００２３】インタフェース１８はまたＺ−タグデータ
バッファ３８を含む。Ｚ−タグデータバッファ３８の入
力にはタグバッファ比較論理回路３６の出力が接続され
ている。そしてバッファ比較論理回路３６はＺ−タグバ
ッファアドレスメモリ３４に接続されている。Ｚ−タグ
バッファアドレスメモリ３４にはＺ−タグアドレス入力
５４が入力され、比較論理回路３６に出力する。タグバ
ッファ比較論理回路３６はタグバッファアドレスメモリ
３４の出力とＺ−タグアドレス入力５４の最上位のいく
つかのビットを比較し、選択されたＺ−タグ（即ち無効
用ビット）がタグバッファ３８にあるかどうかを判定す
る。それに対応して比較論理回路３６はＺ−タグデータ
バッファ３８に出力を出す。Ｚ−タグデータバッファ３
８は比較論理回路３６の出力とＺ−タグアドレス入力５
４とを比較し、それに応答してＺ−タグ有効出力信号３
９を出力する。Ｚ−タグ有効出力信号３９はコントロー
ルステートマシン５７に送られ現無効用ビットが有効か
無効かを判定する。

【００２４】コントロールステートマシン５７は、Ｚ比
較出力４３とタグ有効出力３９を受け取る他にＺ−タグ
イネーブル入力５５が入力される。Ｚ−タグイネーブル
入力５５は、Ｚ−タグ無効用ビット操作がイネーブルか
ディスエーブルかを決定する。これにより、ユーザがＺ
−タグイネーブル入力５５を正しく選択するとＺ−タグ
操作をディスエーブルにすることが可能になる。Ｚ−タ
グイネーブル入力５５を「オフ」と設定し、Ｚ−タグ操
作をディスエーブルにすることにより、与えられたメモ
リサイズに対しより高い分解能のＺ−バッファを実現さ
せることが出来る。これによりユーザ或はシステムが分
解能と性能に関して動的にトレードオフすることが可能
になる。３Ｄ−システム、特にパーソナルコンピュータ
（ＰＣ）産業で現在及び将来これを利用するのは、特に
有利である。コントロールステートマシン５７は、ステ
ートマシン入力により生成された情報を含み且つ以後の
処理操作に用いられる制御出力５９を生成する。

【００２５】インタフェース１８はさらにもう一つのマ
ルチプレクサ４４を含むが、それはＺ比較計算論理回路
４２からの出力及びＺ−タグデータバッファ３８の出力
が入力される。マルチプレクサ４４の出力はＺ−バッフ
ァインタフェース論理回路４５の出力に接続されてい
る。アドレス及び制御用の片方向バス２１がＺ−バッフ
ァインタフェース論理回路４５とＺ−バッファメモリ２
０の間を結び、Ｚ−バッファメモリ２０にアドレス及び
制御信号を供給する。さらに、Ｚ−バッファインタフェ
ース論理回路４５とＺ−バッファメモリ２０間がデータ
ワード通信のために６４ビットの双方向データ通信バス
２３で結ばれている。

【００２６】カラー計算論理回路４０もインタフェース
１８に含まれており補間カラー値入力５６が入力され
る。また、カラー計算論理回路４０は互いに反対向きの
一対の片方向バスを介してフレームバッファインタフェ
ース論理回路４７につながれ、それによりフレームバッ
ファインタフェース論理回路４７に新しいデータを書込
み、逆に現存のフレームバッファデータをカラー計算論
理回路４０に書き込む。フレームバッファインタフェー
ス論理回路４７にはさらにフレームバッファアドレス入
力５８が入力される。アドレス及び制御用の片方向バス
２７がフレームバッファインタフェース論理回路４７と
フレームバッファメモリ２２とをつなぎ、アドレス及び
制御情報をフレームバッファメモリ２２に供給する。さ
らに、フレームバッファインタフェース論理回路４７と
フレームバッファメモリ２２間がデータワード通信のた
めに６４ビット双方向データ通信バス２９で結ばれてい
る。

【００２７】図３及び図４において、Ｚ−バッファメモ
リ２０に格納された情報の配列がページ構成されたＤＲ
ＡＭで実現した線形データ構造に従って示されている。
Ｚ−バッファメモリ２０は、連続的なビット位置列に格
納された２進情報を保持する複数のメモリページ６０を
有する。メモリページ６０はページ０からページＭＡＸ
までの範囲に亘りＺ−バッファメモリ位置に格納された
Ｚ−値情報を与える。そこで示されている例に従うと、
各Ｚ−バッファワードは６４ビットの２進情報を含み、
また各６４ビットのＺ−バッファワードは１つ又はそれ
以上のＺ−値を保持し（典型的には２−４のＺ−値）、
各Ｚ−値は物体のその位置での奥行きを表している。本
発明によれば、各ページ６０は、さらに、ここではＺ−
タグと呼ばれる複数の無効用ビットを含むが、これらは
同じメモリページ内にあるＺ−値に対応している。

【００２８】グラフィックス表示システムは、従来のラ
スタ配列データ構造に従ってＤＲＡＭ Ｚ−バッファメ
モリ２０に情報を書き込んだりそれから読み込んだりす
る。ＤＲＡＭメモリは、通常、一度に１ページ分のデー
タがアドレス指定され、続いて次のページにあるデータ
がアドレス指定されることによりアクセスされる。従っ
て、Ｚ−値及びそれに対応する無効用ビット（Ｚピクセ
ル及びＺ−タグ）はページ０に対してアクセスされスキ
ャンされる。ページ０で求められる情報が完了すると、
ページ１で求められるＺピクセル及びＺ−タグ情報がア
クセスされスキャンされる。このラスタスキャンが線形
データ構造に対し線形に列毎に続けられる。

【００２９】線形Ｚ−バッファデータ配列法の代わり
に、図５に示すように矩形タイル型データ配列法を用い
ることも出来る。この矩形タイル型データ配列法に従う
と、ＤＲＡＭメモリは、Ｚ−バッファＤＲＡＭの予め定
められた矩形部分即ちブロックをアドレス指定すること
によりアクセスされる。最初の矩形ブロックのアドレス
とスキャンが完了すると、次の予め定められた矩形ブロ
ックがアドレス指定されスキャンされる。そしてそれが
次々と続けられる。図５に示すように、或るスキャン領
域としてページ０からページ３の全て又はその一部をス
キャンし、続いて次のスキャン領域としてページ４から
ページ７に移る。矩形タイル型データ配列法は当業者に
は周知の方法でありここで詳しく述べる必要はない。し
かし、各情報ページ６０がスキャンしている一部のピク
セルに対応するＺ−値を含むこと、さらに、或るペ−ジ
にあるＺ−値に対応する無効用ビット（Ｚ−タグ）を含
むことは理解出来るであろう。

【００３０】図６は、Ｚ−バッファメモリ２０のあるメ
モリページＭ（６０Ｍ）に格納された２進情報の構成を
示している。ページ６０Ｍは２進情報を格納するための
有限のビット位置列を含んでいる。ビット位置は６４ビ
ットワード毎にまとめられ、１ワードが４つの１６ビッ
トの位置６２から出来ている。メモリ位置６２ａのよう
な各メモリ位置に、対応するピクセル位置の１６ビット
のＺ−値が格納される。この配列によれば、最初のメモ
リ領域６２ａはピクセル＃１のＺ−値を格納する。この
１６ビットのＺ−値は、ピクセル＃１のあるフレーム中
の物体の奥行きを表している。次のメモリ領域６２ｂは
次のピクセル＃２に対応する１６ビットのＺ−値を格納
する。あるページ６０Ｍのメモリ領域６２はそのページ
の最後のピクセル位置Ｎまで続く。従って、メモリペー
ジＭの最後のメモリ領域６２ｎは、同様に、ピクセル＃
Ｎに対応する１６ビットのＺ−値を格納する。

【００３１】ここでは１６ビットのＺ−値格納位置６２
を示し説明したが、本発明の精神を逸脱することなく異
なった大きさのメモリ位置を用いることが出来る。実用
の点からいうとその場合、２４ビット又は３２ビットの
Ｚ−値格納位置を用いるのが望ましい。さらに、グラフ
ィックス画像システムは６４ビットのデータ処理構成に
関連して示され説明された、従って、夫々１６ビットの
Ｚ−値を持つ合計４つのメモリ位置６２が６４ビットの
１ワードを構成する。しかし、当業者には自明のよう
に、本発明に於いて種々の異なった大きさのワードを用
いてもよい。

【００３２】先に述べたように、Ｚ−バッファメモリ２
０の各ページ６０はさらに複数の無効用ビット（Ｚ−タ
グ）を含む。Ｚ−タグはいくつかの６４ビットワード中
に一括して格納されるのが好ましく、各Ｚ−タグには、
対応するＺ−バッファ位置６２の有効性の状態を示す１
ビットが含まれる。典型的には、もしＺ−タグが論理
「０」であればそれに対応するＺ−バッファ位置６２は
無効状態に保持される。また、もしＺ−タグが論理
「１」であればそれに対応するＺ−バッファ位置６２は
有効状態に保持される。しかし、論理を反対にして、論
理「０」が有効状態を表し論理「１」が無効状態を表す
ようにしてもよい。一般的に、Ｚ−バッファ６２に格納
されたＺ−値を使用するには、それが有効状態に保持さ
れなくてはならない。

【００３３】Ｚ−タグ情報の構成は図７に詳しく示され
ている。各Ｚ−タグワードはＢ０からＢ６３の６４ビッ
トの位置を含む。最初のＺ−タグ６４ａには無効用ビッ
ト（Ｚ−タグ１）を格納するための第１ビット位置Ｂ０
がある。この無効用ビットは、ピクセル＃１に対するＺ
−バッファ領域６２ａが有効状態にあるのか無効状態に
あるのかを表す。同様に、ビット位置Ｂ１は、ピクセル
＃２に対する次のＺ−バッファ領域６２ｂが有効状態に
あるのか無効状態にあるのかを表している。同様に、Ｂ
３からＢ６３に至るビット位置は、夫々ピクセル＃３か
らピクセル＃６３に対応するＺ−値メモリ領域の無効用
ビット（Ｚ−タグ３からＺ−タグ６４）を与える。次ぎ
の、即ち、第２のＺ−タグワード６４ｂは同様にＢ０か
らＢ６３の６４ビットの位置を含むが、これらの位置
は、対応するメモリページにある夫々ピクセル＃６５か
らピクセル＃１２８に対応したＺ−値メモリ領域の無効
用ビット（Ｚ−タグ６５からＺ−タグ１２８）を与え
る。

【００３４】あるページ６０内にあるＺ−タグワード６
４の数は、そのページが含むピクセル数によって異な
る。これは、本発明では、あるページのあるピクセル位
置に対応するＺ−値メモリ領域６２とそれに対応する無
効用ビットとが同一ページにあることを必要とするから
である。従ってＺ−値バッファ領域６２及びそれに対応
する無効用ビットは同一ページ内で読み込まれまたスキ
ャンされる。これはＺ−バッファをクリアするのに必要
な時間を短縮しＺ−バッファをクリアする効率を高め
る。

【００３５】Ｚ−ピクセル及びＺ−タグアドレスの計算
を、線形スキャン法で示された以下の例に基づいて説明
する。Ｚ−バッファ２０のメモリワードの幅を６４ビッ
トと仮定すると、Ｚ−バッファ２０のＺピクセル及びＺ
−タグの線形アドレシング（Ｘ，Ｙ）は以下のアドレス
計算で実行される。

【００３６】

【数１】 Ｚｐｉｘｅｌ（ａｄｄｒｅｓｓ）は変数ＺＡＢａｓｅに
依存するが、このＺＡＢａｓｅは、メモリでＺ−バッフ
ァの原点であり、そのＤＲＡＭページの開始メモリワー
ドとラインアップすることが必要である。ＺＡＢａｓｅ
変数は、そのスキャンラインに対するＹ座標と、あるス
キャンラインのＺピクセルと次に高いスキャンラインの
Ｚピクセルとの間の位置の変化であるワードアドレスス
テップＺＡ Ｙ Ｓｔｅｐとの積に加算される。さら
に、Ｚｐｉｘｅｌ（ａｄｄｒｅｓｓ）には、Ｘ座標と、
Ｚピクセルと１ピクセルだけ大きなＸを持つその隣のＺ
ピクセルとの間の位置の変化であるワードアドレスステ
ップＺＡ Ｘ Ｓｔｅｐとの積が加算される。

【００３７】Ｚ−タグアドレスも同様にＹ座標とＺＡ
Ｙ Ｓｔｅｐとの積にＺＡＢａｓｅを加えたものが含ま
れる。しかし、Ｚ−タグアドレスにはさらにＺ Ｔａｇ
Ｏｆｆｓｅｔ値及び６ビットだけ右にシフトしたＸ座
標が加算される。Ｚ Ｔａｇ Ｏｆｆｓｅｔ値は、Ｚ−バ
ッファＤＲＡＭページの起点とそのページにあるＺ−タ
グの起点間の差である。あるＺ−タグビットに対するア
ドレスを特定するには、そのＸ座標と１６進法値３Ｆと
の論理積が取られる。従って、あるＺ−タグビットはＺ
−タグアドレス内にあるかも知れない。Ｚ−バッファ中
のＺ−タグの原点はさらにＺＴａｇ Ｂａｓｅにより定
義される。

【００３８】以下の表はいくつかのオプション及び上記
の例で用いられるパラメータをまとめたものである。表
中のいくつかの数字をいじってあるスキャンラインのＺ
ｐｉｘｅｌの数を増やすことが出来るだろう。

【００３９】

【表１】 より特殊な、ワードのアドレス計算がＺピクセル及びＺ
−タグアドレス並びにＺ−タグビットに対して線形スキ
ャン法に従って与えられる。各メモリページに５１２メ
モリワードがあり、１つのスキャンラインに対して１９
２０ピクセルを割当て（１メモリページ）、そしてＺピ
クセルが１６ビットの奥行きを持つ（１ワードに対して
４Ｚピクセル）と仮定すると、Ｚピクセル及びＺ−タグ
アドレスの公式は次のように変換される。

【００４０】

【数２】 上の公式はＺ−バッファのサイズ及び与えられた例にお
けるピクセル数を考慮に入れている。そのようにして、
ＺＡ Ｙ Ｓｔｅｐ、ＺＡ Ｘ Ｓｔｅｐ、及びＺＴａ
ｇ Ｏｆｆｓｅｔの値がその公式に挿入されそこに示さ
れるように定義されている。上述の要件はある与えられ
た例に対しては実際より必要以上に制限的になっている
かも知れない。

【００４１】先に述べたように、上述の方法は、線形Ｚ
−バッファ構成を置き換えるように拡張することが出来
るが、それは２つの他の方法で実現できる。一つの代替
法は２つ以上のスキャンライン（Ｙ）を１ページ中に入
れてしまうものであろう。また他の代替法は１つのスキ
ャンラインに対し２つ以上のページを用いることであろ
う。これら２つの拡張では以下に示すように、一般的に
余分な計算が必要となる。

【００４２】これら２つの拡張に関し、２の因子を必要
とする場合について以下に説明する。しかし、これらの
拡張を他の因子、特に２のべきに基づく因子、に対して
も適用できるようにさらに拡張可能するのは容易であ
る。また、２のべきが用いられる時には乗算又は除算の
代わりにシフティングのような計算の簡易化を行うこと
が出来る。ある場合には、乗算の代わりに、マルチプレ
クサ（図示していない）を用いて２つの可能なオフセッ
トから１つを選択してもよい。あるピクセルのアドレス
を生成するのに、その近傍のピクセルのアドレスが与え
られている時には増分的計算法を用いることも出来る。

【００４３】１ページ内に複数のスキャンラインを用い
るＺ−タグの拡張線形マッピングは以下の２つの方法の
いずれかで実現することが可能である。一つの方法は、
両方のスキャンラインのＺ−値データが一つにパックさ
れまた両方のスキャンラインのＺ−タグも同様に一つに
パックされる。これから次のアドレス計算が可能にな
る。

【００４４】

【数３】 １ページ内に複数のスキャンラインを用いる他の方法で
は、各スキャンラインに対してＺ−値データ及びＺ−タ
グデータが一つにパックされる。これは次のアドレス計
算を与える。

【００４５】

【数４】 上記の公式は、Ｙ座標の最下位ビットで選択した偶数及
び奇数の別々のＺＡＢａｓｅ及びＺＡＴａｇ変数に対し
て単純化することが出来る。１つのスキャンラインに対
して複数のページを用いる第２の手法に従ってもこの機
構を拡張することが可能である。以下の例は一本のスキ
ャンラインに対して２ページを用いるものであるが、計
算は幾分複雑化している。

【００４６】ＨａｌｆＷｉｄｔｈはスキャンラインのＺ
ｐｉｘｅｌの数の１／２。

【００４７】

【数５】 最も簡単なインプリメンテーションには、スキャン変換
を行うとき増分計算を行うべきである。増分計算の例を
以下に示す。

【００４８】

【数６】 さらに、Ｚ−タグアドレスはビットアドレスとして計算
すべきであり、メモリアドレスが必要な時には最下位の
（ｌｓｂ’ｓ）６桁を切り捨てるべきである。これは、
ワードアドレスを増分するかしないかを示す６ビットの
アップ／ダウンカウンタの代わりをする。カウンタを用
いるのはインプリメンテーションとして勿論一つの可能
性であるが、余分の論理回路が必要となる。Ｚ−タグア
ドレスの計算は次のようになるであろう。

【００４９】

【数７】 本発明の他の実施例に従った上述の技法は、同様に、矩
形タイル型メモリ構成にも適用出来るように変更するこ
とが可能であろう。これは、図５に関連して先に述べた
矩形タイル法を考慮して行うことが出来るであろう。

【００５０】Ｚ−バッファのある部分を更新したりクリ
アするためのグラフィックスイメージングシステムの操
作を図８及び図９に関連して説明する。図８によれば、
ステップ６６でプログラムに入り、ステップ６８に進
み、第１のＺ−タグ及びＺピクセルのアドレスを計算す
る。次にテストブロック７０でＺ−タグがタグバッファ
にあるかどうかをチェックする。もしなければ、ステッ
プ７２で変更したＺ−タグをメモリに書き戻し、新しい
Ｚ−タグメモリワードを取り出し、その新しいＺ−タグ
メモリワードをタグバッファに入れる。そのＺ−タグが
タグバッファにあるときは、テストブロック７４はその
Ｚ−タグが無効かどうかをチェックする。もしＺ−タグ
が無効でない時には、ステップ７６でＺ−バッファから
Ｚ−ピクセルを取り出し現Ｚ−値として用いステップ８
０に進む。もしタグが無効であれば、ステップ７８は、
現Ｚ−値を、Ｚバックグランドレジスタの値またはある
固定値に設定する。

【００５１】ステップ８０で、Ｚ−バッファのある部分
を更新するための既定のＺ操作及び計算を行う。一般的
に、これらのＺ操作及び計算には現Ｚ−値の読み出し及
びそれと補間したＺ−値との比較が含まれる。それに加
え、もしその補間されたＺ−値が現Ｚ−値より小さいと
きには、その補間されたＺ−値はＺ−バッファにロード
される。そうでないときには、より近くにあることを示
す現Ｚ−値がＺ−バッファにロードされる。その後、ス
テップ８２ではそのＺ−値がＺ−バッファに書き戻さ
れ、Ｚ−タグビットが有効にセットされ、最後にステッ
プ８４からプログラムを終了する。

【００５２】図９を参照し、プログラムはステップ８６
で始まり、メモリのＺ−タグワードのアドレス及びマス
クをステップ８８に従って計算する。テストブロック９
０でそのＺ−タグワード中の全てのＺ−タグがクリアさ
れているかどうかをチェックする。もし全てのタグがク
リアされていればプログラムはステップ９４に進む。も
し全てのタグがクリアされていなければ、ステップ９２
でＺ−タグワードが読まれステップ９４に進む。ステッ
プ９４はクリアされるべきピクセルに関係したワード中
の全てのＺ−タグをクリアする。ステップ９３は変更し
たＺ−タグワードをメモリに書き戻す。その後、テスト
ブロック９６はメモリページの最後のＺ−タグを探す。
もしメモリページ内の最後のＺ−タグであれば、ステッ
プ９８に進み、次のＺ−タグに行き、プログラムの最初
に戻る。もしメモリページ内の最後のＺ−タグであれ
ば、テストブロック１００はこれが最後のメモリページ
かどうかをチェックする。もし最後のページであれば、
プログラムはステップ１０４に進み終了する。もし最後
のページでなければステップ１０２に進み次にクリアす
べきページに進みその後プログラムの最初に戻る。

【００５３】

【発明の効果】本発明によりＺ−バッファの高速クリア
リングが可能になり、全体的なグラフィックス表示シス
テムの性能向上を達成する。例えば、１２８０ｘ１０２
４ピクセルを取り扱うフレームバッファ及び６４ビット
の１ワードで４０ｎｓｅｃの書込速度を備えた従来のグ
ラフィックス表示システムがＺ−バッファ２０の各ワー
ドをクリアするとする。この従来の方法では、１６ビッ
トワードに対しては約１３．１ｍｓｅｃのＺ−バッファ
クリアリング時間が必要であり、３２ビットワードに対
しては約２６．２ｍｓｅｃが必要である。しかし、本発
明の無効用ビットを用いると、Ｚ−バッファをクリアす
るのにＺ−タグのみをクリアすればよいので、この例の
場合、約０．８２ｍｓｅｃのクリア時間が必要なだけで
ある。従って、本発明によりはるかに高速のクリア時間
が得られ、さらにＺ−バッファ２０内のＺ−タグを効率
よく構成することもできるようになる。

【００５４】本発明に関連してここで説明したグラフィ
ックスイメージングシステムは、効率よい方法でメモリ
を最適に利用するＺ−バッファを高速でクリア出来ると
いう利点を有する。これは、特に高速フレーム速度を必
要とする場合、Ｚ−バッファのある部分を更新するため
に用いる時特に有利となる。従って、Ｚ−バッファクリ
アリングが高速になるため描画性能が向上し、しかもメ
モリの量及び必要なメモリバンド幅を最小に押さえるこ
とが出来るのである。ここでは特別な例を説明したが、
そのような例は制限にはならないことを付け加える。例
えば、異なった大きさのＺ−バッファ位置やＺ−タグワ
ードを用いてもよい。

【００５５】本発明は、特別な例を挙げて開示された
が、以下の特許請求で規定される以外はそれらの例によ
って制限されるものではない。その理由は、当業者にと
って、この明細書及び図を調べることにより他の変形例
を本発明の精神から逸脱することなく作り得ることが明
らかであるからである。

【図面の簡単な説明】

【図１】本発明の、コンピュータ制御ビデオ表示システ
ムで用いられるグラフィックス表示システムのアーキテ
クチャを示すシステムブロックダイアグラムである。

【図２】図１で示されるグラフィックスプロセサ／コン
トローラで用いられるインタフェース装置の論理構成を
示すブロックダイアグラムである。

【図３】Ｚ−バッファメモリを示すブロックダイアグラ
ムで、本発明によるＺ−バッファの情報配列を表す。

【図４】線形スキャン法によりＤＲＡＭで実現したＺ−
バッファの情報配列を表す。

【図５】矩形タイル型スキャン法によりＤＲＡＭで実現
した他のＺ−バッファの情報配列を表す。

【図６】本発明のＺ−バッファ１ページ上にある情報の
配列を示す。

【図７】図６に示すＺ−バッファ１ページの一部にある
情報の配列を示す。

【図８】本発明によるＺ−バッファの更新及びクリア操
作を示すフローダイアグラムである。

【図９】さらに、本発明によるＺ−バッファのクリア操
作を示すフローダイアグラムである。

Claims (16)

【特許請求の範囲】
1. 【請求項１】ピクセル列、フレームバッファ、グラフィ
   ックスコントローラを備えたイメージングシステムにお
   いてＺ−バッファの一部をクリアする方法で、前記Ｚ−
   バッファは複数のメモリページを持つページ構成された
   ランダムアクセスメモリ（ＲＡＭ）及びＺ−バッファ要
   素列を有し、各Ｚ−バッファ要素は夫々のピクセルに対
   応付けられており、 前記Ｚ−バッファ要素の各々にＺ−値を格納し、 複数の無効用ビットを設定し、前記無効用ビットの各々
   は対応するＺ−バッファ要素の有効状態又は無効状態を
   決定し、 前記複数の無効用ビットの各々がその対応するＺ−バッ
   ファ要素と同一ページにあるように該複数の無効用ビッ
   トを構成し、そしてＺ−バッファのクリアする部分に対
   するＺ−バッファ要素を無効にするよう該複数の無効用
   ビットのその部分に２進情報を書き込む、 ステップを有することを特徴とする Ｚ−バッファの一
   部をクリアする方法。
2. 【請求項２】前記Ｚ−バッファの各ページに対してペー
   ジ構成されたダイナミックＲＡＭ（ＤＲＡＭ）から一列
   のデータをスキャンするステップをさらに有することを
   特徴とする請求項１に記載の方法。
3. 【請求項３】前記Ｚ−バッファの各ページに対してペー
   ジ構成されたダイナミックＲＡＭ（ＤＲＡＭ）から一ブ
   ロックのデータをスキャンするステップをさらに有する
   ことを特徴とする請求項１に記載の方法。
4. 【請求項４】もし対応する無効用ビットが無効になって
   いれば該Ｚ−バッファ中の既存のＺ−値を予め定められ
   たＺ値に置き換えるステップをさらに有することを特徴
   とする請求項１に記載の方法。
5. 【請求項５】前記予め定められた値がバックグランド表
   示情報を表すことを特徴とする請求項４に記載の方法。
6. 【請求項６】必要に応じてメモリの使用を制限するため
   無効用ビットをアクセスすることを選択的に中断するス
   テップを有することを特徴とする請求項１に記載の方
   法。
7. 【請求項７】ピクセル列、フレームバッファ、グラフィ
   ックスコントローラを備えたラスタスキャン画像システ
   ムに於けるＺ−バッファの一部をクリアする方法で、前
   記Ｚ−バッファは複数のメモリページを持つページ構成
   されたランダムアクセスメモリ（ＲＡＭ）を有し、また
   各メモリページはＺ−バッファ要素列を有し、さらに各
   要素は夫々のピクセルに対応付けられており、 第１の複数の情報ビットを該Ｚ−バッファ要素の各々に
   格納し、前記第１の複数の情報ビットの各々はそれに対
   応するＺ−バッファ要素のＺ−値を表し、 複数の無効用ビットを設定し、前記無効用ビットの各々
   が該Ｚ−バッファ要素の一つに対応し、それにより前記
   無効用ビットの各々が該対応するＺ−バッファ要素の有
   効状態又は無効状態を決定し、 該複数の無効用ビットを、前記無効用ビットの各々に対
   応するＺ−バッファ要素と同一ページにあるように構成
   し、 Ｚ−バッファのクリアする部分に対するＺ−バッファ要
   素を無効にするよう該複数の無効用ビットのその部分に
   ２進情報を書き込み、 もし対応する無効用ビットが無効になっていれば該Ｚ−
   バッファ中の既存のＺ−値を予め定められたＺ値に置き
   換えるステップを有することを特徴とするＺ−バッファ
   の一部をクリアする方法。
8. 【請求項８】前記予め定められた値がバックグランド表
   示情報を表すことを特徴とする請求項７に記載の方法。
9. 【請求項９】必要に応じてメモリの使用を制限するため
   無効用ビットをアクセスすることを選択的に中断するス
   テップを有することを特徴とする請求項７に記載の方
   法。
10. 【請求項１０】ランダムアクセスメモリ（ＲＡＭ）を有
    するＺ−バッファメモリの一部をクリアするのに用いる
    複数の無効用ビットを設定し構成する方法で、 前記Ｚ−バッファの複数のメモリページを与え、各ペー
    ジは対応するピクセルに対するＺ−値を格納するＺ−バ
    ッファ要素を含み、 複数の無効用ビットを設定し、前記無効用ビットの各々
    が対応するＺ−バッファ要素の有効状態又は無効状態を
    決定し、 前記無効用ビットの各々に２進情報を書込み、 前記無効用ビットの各々及びそれに対応するＺ−バッフ
    ァ要素が同一ページにあるように前記無効用ビットを構
    成し、 前記無効用ビットをチェックし、もし無効用ビットが無
    効になっていれば該Ｚ−バッファ中の対応する既存のＺ
    −値を予め定められたＺ値に置き換える、ステップを有
    することを特徴とする複数の無効用ビットを設定し構成
    する方法。
11. 【請求項１１】前記予め定められた値がバックグランド
    表示情報を表すことを特徴とする請求項１０に記載の方
    法。
12. 【請求項１２】必要に応じてメモリの使用を制限するた
    め無効用ビットをアクセスすることを選択的に中断する
    ステップを有することを特徴とする請求項１０に記載の
    方法。
13. 【請求項１３】前記ページ構成されたランダムアクセス
    メモリＲＡＭ（ＲＡＭ）はダイナミックＲＡＭ（ＤＲＡ
    Ｍ）を備えることを特徴とする請求項１０に記載の方
    法。
14. 【請求項１４】イメージング素子において Ｚ−バッフ
    ァの一部をクリアするシステムで、 １つのピクセル列と、 １つのフレームバッファと、 １つのグラフィックスコントローラと、 複数のメモリページを持ちページ構成されたランダムア
    クセスメモリ（ＲＡＭ）を有し、各メモリページは対応
    するピクセルセットに対するＺ−値を格納するための複
    数のＺ−バッファ要素を有するＺ−バッファと、 各Ｚ−バッファ要素に対して設定された１つの無効用ビ
    ットで、各無効用ビットはそれに対応するＺ−バッファ
    要素が有効状態にあるか又は無効状態にあるかを決定
    し、前記各無効用ビットはそれに対応するＺ−バッファ
    要素と同一ページにあり、従って同一メモリページでス
    キャンされた無効用ビットに対応してそれに対応するＺ
    −バッファが有効又は無効になる単一の無効用ビット
    を、 を有することを特徴とするＺ−バッファの一部をクリア
    するシステム。
15. 【請求項１５】前記Ｚ−バッファはダイナミックＲＡＭ
    （ＤＲＡＭ）を備えることを特徴とする請求項１４に記
    載のシステム。
16. 【請求項１６】必要に応じてメモリの使用を制限するた
    め前記無効用ビットをアクセスすることを選択的に中断
    する手段を有することを特徴とする請求項１４に記載の
    システム。