JPS6012578A - ディスプレイコントローラ及び図形表示装置 - Google Patents
ディスプレイコントローラ及び図形表示装置Info
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- JPS6012578A JPS6012578A JP58118228A JP11822883A JPS6012578A JP S6012578 A JPS6012578 A JP S6012578A JP 58118228 A JP58118228 A JP 58118228A JP 11822883 A JP11822883 A JP 11822883A JP S6012578 A JPS6012578 A JP S6012578A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、文字や図形等の表示制御を行うコントローラ
に係シ、特に複数枚の画面の重ね合せ表示を行うに好適
なディスプレイ装置用のコントローラに関する。
に係シ、特に複数枚の画面の重ね合せ表示を行うに好適
なディスプレイ装置用のコントローラに関する。
陰極線管（以下ＣＲＴと呼ぶ）を用いて文字や図形の表
示制御を行うものとして、ラスタ走査型ディスプレイ装
置の表示制御機能を大規模集積回路（以下ＬＳＩと呼ぶ
）で実現したＣＲＴコントローラが従来より広く用いら
れている。このＣＲＴコントローラは、ラスク走査に合
せてあらかじめ設定された表示開始アドレスから順にメ
モリアドレスを出力する機能を持つ。また、ディスプレ
イ装置を駆動する同期信号を出力する機能を有する。
示制御を行うものとして、ラスタ走査型ディスプレイ装
置の表示制御機能を大規模集積回路（以下ＬＳＩと呼ぶ
）で実現したＣＲＴコントローラが従来より広く用いら
れている。このＣＲＴコントローラは、ラスク走査に合
せてあらかじめ設定された表示開始アドレスから順にメ
モリアドレスを出力する機能を持つ。また、ディスプレ
イ装置を駆動する同期信号を出力する機能を有する。
この従来型ＣＲＴコントローラを用いて、独立した複数
枚の画面情報を重ね合せ表示する方法として、第１図及
び第２図に示す方法がある。
枚の画面情報を重ね合せ表示する方法として、第１図及
び第２図に示す方法がある。
第１図は、１個のＣ１（Ｔコントローラ１３によって複
数のバンクに分割されたリフレッシュメモリ１６１，１
６２を制御するものである。ＣＲＴコントローラ１３１
−ｔアドレスバス１１及びデータバス１２によって中央
処理装置（ＣＰＵ）に接続され、表示のためのリフレッ
シュメモリアドレス及びＣＲＴの同期信号を発生する。
数のバンクに分割されたリフレッシュメモリ１６１，１
６２を制御するものである。ＣＲＴコントローラ１３１
−ｔアドレスバス１１及びデータバス１２によって中央
処理装置（ＣＰＵ）に接続され、表示のためのリフレッ
シュメモリアドレス及びＣＲＴの同期信号を発生する。
クロック発生回路１４はＯＲ，Ｔコントローラ１３や並
列直列変換器１７１．１７２に対し、動作クロックを供
給する。アドレス選択回路１５は、表示期間中はＣＲＴ
コントローラ１３から供給される表示メモリアドレスを
、非表示期間中ばＣＰＵのアドレスバスｉ１−を選択Ｌ
、２つのリフレッシュメモリバンク１６１，１６２がア
クセスされる。メモリから読出されたデータはそれぞれ
独立に並列直列変換器１７１．１７２にて直列信号に変
換され、合成回路１８にて重ね合せられる。
列直列変換器１７１．１７２に対し、動作クロックを供
給する。アドレス選択回路１５は、表示期間中はＣＲＴ
コントローラ１３から供給される表示メモリアドレスを
、非表示期間中ばＣＰＵのアドレスバスｉ１−を選択Ｌ
、２つのリフレッシュメモリバンク１６１，１６２がア
クセスされる。メモリから読出されたデータはそれぞれ
独立に並列直列変換器１７１．１７２にて直列信号に変
換され、合成回路１８にて重ね合せられる。
このような構成の従来方式では、２つのメモリバンクに
は同一の表示アドレスが供給されるため、重ね合せを行
う２枚の画面は同一の画面構成としなければならない。
は同一の表示アドレスが供給されるため、重ね合せを行
う２枚の画面は同一の画面構成としなければならない。
このため、表示画面の一部にのみ重ね合せを行う場合に
も、表示画面２枚分のメモリ容量が必要となりメモリの
利用効率が悪くなるという問題がある。また、表示開始
アドレスを書き替えて画面移動を行う場合、２枚の画面
を独立に移動することができない。更に表示期間中はリ
フレッシュメモリ内容を舊替えることができないため描
画速度が遅くなるという欠点がある。
も、表示画面２枚分のメモリ容量が必要となりメモリの
利用効率が悪くなるという問題がある。また、表示開始
アドレスを書き替えて画面移動を行う場合、２枚の画面
を独立に移動することができない。更に表示期間中はリ
フレッシュメモリ内容を舊替えることができないため描
画速度が遅くなるという欠点がある。
第２図は、第１図に示す如きＣＢ、Ｔコントローラを複
数個用いて複数のメモリバンクを個別制御するものであ
る。２臼のＣＲＴコントローラ１３１゜１３２はクロッ
ク発生回路１４から同一のクロックを受けて同期動作を
行っており、それぞれ個別に表示メモリアドレスを発生
しリフレッシュメモリ１６１，１６２をアクセスする。
数個用いて複数のメモリバンクを個別制御するものであ
る。２臼のＣＲＴコントローラ１３１゜１３２はクロッ
ク発生回路１４から同一のクロックを受けて同期動作を
行っており、それぞれ個別に表示メモリアドレスを発生
しリフレッシュメモリ１６１，１６２をアクセスする。
読出されたデータは並列直列変換器１７１，１７２で直
列信号に変換され、合成回路１８にて重ね合せ画像信号
が得られる。
列信号に変換され、合成回路１８にて重ね合せ画像信号
が得られる。
この方式では２枚の表示画面のアドレスを独立に制御す
るため、独立に画面移動を行うことができるが、部品点
数や配線量が多く装置が大規模になるという欠点がある
。また、表示画面の一部にのみ重ね合せを行う場合はリ
フレッシュメモリの容量を小さくできるが、それぞれの
画面に対するメモリが物理的に分離された構成となって
いるため、重ね合せ画面の最大の大きさに合せて設計す
る必要がある。更に、この場合にも第１図と同様に、表
示期間中はリフレッシュメモリ内容を書替えることがで
きないため描画速度が遅い。第２図の方式に類する従来
方式としては、特開昭５２−９５９２６号公報などが公
知である。
るため、独立に画面移動を行うことができるが、部品点
数や配線量が多く装置が大規模になるという欠点がある
。また、表示画面の一部にのみ重ね合せを行う場合はリ
フレッシュメモリの容量を小さくできるが、それぞれの
画面に対するメモリが物理的に分離された構成となって
いるため、重ね合せ画面の最大の大きさに合せて設計す
る必要がある。更に、この場合にも第１図と同様に、表
示期間中はリフレッシュメモリ内容を書替えることがで
きないため描画速度が遅い。第２図の方式に類する従来
方式としては、特開昭５２−９５９２６号公報などが公
知である。
本発明の目的は、重ね合せ表示を簡単な構成で行なうこ
とのできるディスプレイコントローラを提供することで
ある。
とのできるディスプレイコントローラを提供することで
ある。
本発明では、１表示期間中に独立なｎ系統（ｎば２以上
の整数）の表示アドレスを発生させて、その表示アドレ
スによってリフレッシュメモリカら該当するアドレスに
記憶されているデータを時分割に読出し、この読出され
たデータを重ね合せ表示に用いるようにする。このため
、クロックを入力して１表示期間をｎ分割したタイミン
グで表示アドレス発生のタイミング信号を発生するタイ
ミングプロセッサと、ｎ組の表示開始アドレスを記憶し
ておき、この表示開示アドレスを基準として前述のタイ
ミングが入力される毎に順次夫々の組に対応する表示ア
ドレスを発生し、これをリフレッシュメモリに出力する
表示プロセッサとを設けた構成とする。
の整数）の表示アドレスを発生させて、その表示アドレ
スによってリフレッシュメモリカら該当するアドレスに
記憶されているデータを時分割に読出し、この読出され
たデータを重ね合せ表示に用いるようにする。このため
、クロックを入力して１表示期間をｎ分割したタイミン
グで表示アドレス発生のタイミング信号を発生するタイ
ミングプロセッサと、ｎ組の表示開始アドレスを記憶し
ておき、この表示開示アドレスを基準として前述のタイ
ミングが入力される毎に順次夫々の組に対応する表示ア
ドレスを発生し、これをリフレッシュメモリに出力する
表示プロセッサとを設けた構成とする。
以下、図面に基づいて本発明の好適な実施例を詳細に説
明する。
明する。
第３図は、本発明に係るディスプレイコントローラを用
い表示システムを構成した例を示す。この例では、ディ
スプレイコントローラ３１、クロック発生回路３２、リ
フレッシュメモリ３３、ラッチ３４、並列直列変換回路
１７１，１７２、合成回路１８から構成される。ディス
プレイコントローラ３１ｕＣＰＵのアドレスバス１１、
データバス１２に接続され種々制御情報が転送される。
い表示システムを構成した例を示す。この例では、ディ
スプレイコントローラ３１、クロック発生回路３２、リ
フレッシュメモリ３３、ラッチ３４、並列直列変換回路
１７１，１７２、合成回路１８から構成される。ディス
プレイコントローラ３１ｕＣＰＵのアドレスバス１１、
データバス１２に接続され種々制御情報が転送される。
リフレッシュメモリバス３ＣとＣＰＵバス１１゜１２と
は切離され、ＣＰＵ側からのアクセスはすべてディスプ
レイコントローラ３１を介して行われる。リフレッシュ
メモリバス３Ｃはアドレス、データのマルチプレクスバ
スとなっている。クロック発生回路３２は、ドツトクロ
ック３ａ、ディスプレイコントローラ３１の駆動クロッ
ク３ｂ。
は切離され、ＣＰＵ側からのアクセスはすべてディスプ
レイコントローラ３１を介して行われる。リフレッシュ
メモリバス３Ｃはアドレス、データのマルチプレクスバ
スとなっている。クロック発生回路３２は、ドツトクロ
ック３ａ、ディスプレイコントローラ３１の駆動クロッ
ク３ｂ。
第１位相のデータロードタイミング３ｄ、第２位相のデ
ータロードタイミング３ｅ等のシステムで用いる各種ク
ロック信号を発生する。２枚（ｎ＝２）の画面の重ね合
せを行うモードでは、１表示期間中に２回（ｎ回）のメ
モリアクセスが行われ、独立した２枚の画像情報が時分
割に読出される。
ータロードタイミング３ｅ等のシステムで用いる各種ク
ロック信号を発生する。２枚（ｎ＝２）の画面の重ね合
せを行うモードでは、１表示期間中に２回（ｎ回）のメ
モリアクセスが行われ、独立した２枚の画像情報が時分
割に読出される。
３枚の画面の場合には、１表示期間中に３回のメモリア
クセスが行なわれる。４枚以上の場合も同様である。
クセスが行なわれる。４枚以上の場合も同様である。
第４図は重ね合せ表示のタイムチャートを示す。
１６ドツトサイクルが１表示すイクルとなム １表示す
イクル中には２回のメモリアクセスが行われる。第１位
相での読出しデータは第４位相ロードタイミング３ｄに
よってラッチ３４に一時記憶される。第２位相での読出
しデータは第２位相ロードタイミングで並列直列変換器
１７２にロードされ、この時同時にラッチ３４の内容が
並列直列（７） 変換器１７１にロードされる。２つの並列直列変換器１
７１，１７２の内容は同時に直列データに変換され、合
成回路１８にて重ね合せられ合成ビデオ信号３ｆが出力
される。
イクル中には２回のメモリアクセスが行われる。第１位
相での読出しデータは第４位相ロードタイミング３ｄに
よってラッチ３４に一時記憶される。第２位相での読出
しデータは第２位相ロードタイミングで並列直列変換器
１７２にロードされ、この時同時にラッチ３４の内容が
並列直列（７） 変換器１７１にロードされる。２つの並列直列変換器１
７１，１７２の内容は同時に直列データに変換され、合
成回路１８にて重ね合せられ合成ビデオ信号３ｆが出力
される。
第５図はディスプレイコントローラ３１の内部構成を示
し、描画プロセッサ５１、表示プロセッサ５２、タイミ
ングプロセッサ５３、ＣＰＵインタフェース５４、ディ
スプレイインタフェース５５の各ブロックから成る。描
画プロセッサ５１け、線や面等の図形発生やＣＰＵとリ
フレッシュメモリ間のデータ転送等を制御するもので、
描画アドレスを出力しリフレッシュメモリの読み書きを
行う。表示プロセッサ５２はラスク走査に従って順次表
示されるリフレッシュメモリの表示アドレスを出力する
。タイミングプロセッサ５３は、ＣＢ、 Ｔの同期信号
や表示タイミングや表示と描画の切り替え信号等の各種
タイミング信号を発生する。ＣＰＵインタフェース５４
け、ＣＰＵデータバスとＣＲＴコントローラ間の同期化
等ＣＰＵとのインタフェースを司る。ディスプレイイン
タフ（８） エース５５は、表示と描画のアドレス切り替え制御等リ
フレッシュメモリ及びディスプレイ装置とのインタフェ
ースを司る。描画、表示、タイミングの３プロセツサが
機能分散し並列動作することによシ、処理効率を向上し
ている。
し、描画プロセッサ５１、表示プロセッサ５２、タイミ
ングプロセッサ５３、ＣＰＵインタフェース５４、ディ
スプレイインタフェース５５の各ブロックから成る。描
画プロセッサ５１け、線や面等の図形発生やＣＰＵとリ
フレッシュメモリ間のデータ転送等を制御するもので、
描画アドレスを出力しリフレッシュメモリの読み書きを
行う。表示プロセッサ５２はラスク走査に従って順次表
示されるリフレッシュメモリの表示アドレスを出力する
。タイミングプロセッサ５３は、ＣＢ、 Ｔの同期信号
や表示タイミングや表示と描画の切り替え信号等の各種
タイミング信号を発生する。ＣＰＵインタフェース５４
け、ＣＰＵデータバスとＣＲＴコントローラ間の同期化
等ＣＰＵとのインタフェースを司る。ディスプレイイン
タフ（８） エース５５は、表示と描画のアドレス切り替え制御等リ
フレッシュメモリ及びディスプレイ装置とのインタフェ
ースを司る。描画、表示、タイミングの３プロセツサが
機能分散し並列動作することによシ、処理効率を向上し
ている。
さて、第５図において、タイミングプロセッサ５３は、
ディスプレイインタフェース５５を介してクロックを入
力し、ここで表示に必要な各種のタイミング信号を出力
する。このタイミングプロセッサ５３の内部構成の詳細
は第６図に示されておシ、その説明は後述する。タイミ
ングプロセッサ５３では、水平および垂直の同期信号、
１文字表示期間を示す文字同期信号などの表示に必要な
同期信号が発生されると共に、１文字表示期間をｎ分割
したタイミングで表示アドレス発生のタイミング信号が
発生される。このタイミング信号の発生されている期間
を１メモリサイクルと呼ぶ。
ディスプレイインタフェース５５を介してクロックを入
力し、ここで表示に必要な各種のタイミング信号を出力
する。このタイミングプロセッサ５３の内部構成の詳細
は第６図に示されておシ、その説明は後述する。タイミ
ングプロセッサ５３では、水平および垂直の同期信号、
１文字表示期間を示す文字同期信号などの表示に必要な
同期信号が発生されると共に、１文字表示期間をｎ分割
したタイミングで表示アドレス発生のタイミング信号が
発生される。このタイミング信号の発生されている期間
を１メモリサイクルと呼ぶ。
なお、１メモリサイクルをどの程度にするか、言いかえ
ればｎをいくらにするかは、重ね合せを行なう画面の枚
数によって決まる。タイミング信号（９） セッサ５３ば、ＣＰＵ（図示せず）からＣＰＵインタフ
ェース５４を介して送られてくるデータｎを内部のメモ
リ（レジスタ）に記憶しておき、このｎに基づいてそれ
に見合うタイミング信号を発生する。もちろん、タイミ
ングプロセッサ５３は、この他の同期信号発生のための
データ等も同様に内部の夫々のレジスタに記憶している
。表示プロセッサ５２ば、タイミングプロセッサ５３の
発する表示アドレス発生タイミングに同期して表示アド
レスを発生し、これをディスプレイインタフェース５５
を介してリフレッシュメモリ３３（第３図参照）に供給
する。この表示プロセッサ５２の内部構成の詳細は第１
５図に示されており、その詳細な説明は後述する。表示
プロセッサ５２では、ｎ組の表示アドレスを１文字表示
期間内で時分割で発生させるため、ｎ組の表示開始アド
レスを記憶しておき、夫々の表示アドレスの発生タイミ
ング信号がタイミングプロセッサ５３で発生される毎に
、ｎ組の夫々の表示アドレスの増分を演算し、この増分
と記憶されている表示開始アドレスとの（ｌＯ） 和として夫々の表示アドレスを発生させる。発生された
夫々の表示アドレスは、ディスプレイインタフェース５
５を介してリフレッシュメモリに出力される。なお、表
示プロセッサ５２における演算に必要なデータは、ＣＰ
Ｕインタフェース５４を介して内部のメモリまたレジス
タに記憶しておく。描画プロセッサ５１は、リフレッシ
ュメモリに表示すべき情報を記憶させて、いわゆる表示
（描画）する際に使用されるが、重ね合せ（多重）表示
とは直接の関係はないのでその詳細な説明は省略する。
ればｎをいくらにするかは、重ね合せを行なう画面の枚
数によって決まる。タイミング信号（９） セッサ５３ば、ＣＰＵ（図示せず）からＣＰＵインタフ
ェース５４を介して送られてくるデータｎを内部のメモ
リ（レジスタ）に記憶しておき、このｎに基づいてそれ
に見合うタイミング信号を発生する。もちろん、タイミ
ングプロセッサ５３は、この他の同期信号発生のための
データ等も同様に内部の夫々のレジスタに記憶している
。表示プロセッサ５２ば、タイミングプロセッサ５３の
発する表示アドレス発生タイミングに同期して表示アド
レスを発生し、これをディスプレイインタフェース５５
を介してリフレッシュメモリ３３（第３図参照）に供給
する。この表示プロセッサ５２の内部構成の詳細は第１
５図に示されており、その詳細な説明は後述する。表示
プロセッサ５２では、ｎ組の表示アドレスを１文字表示
期間内で時分割で発生させるため、ｎ組の表示開始アド
レスを記憶しておき、夫々の表示アドレスの発生タイミ
ング信号がタイミングプロセッサ５３で発生される毎に
、ｎ組の夫々の表示アドレスの増分を演算し、この増分
と記憶されている表示開始アドレスとの（ｌＯ） 和として夫々の表示アドレスを発生させる。発生された
夫々の表示アドレスは、ディスプレイインタフェース５
５を介してリフレッシュメモリに出力される。なお、表
示プロセッサ５２における演算に必要なデータは、ＣＰ
Ｕインタフェース５４を介して内部のメモリまたレジス
タに記憶しておく。描画プロセッサ５１は、リフレッシ
ュメモリに表示すべき情報を記憶させて、いわゆる表示
（描画）する際に使用されるが、重ね合せ（多重）表示
とは直接の関係はないのでその詳細な説明は省略する。
第６図は、上述のタイミングプロセッサ５３の詳細な構
成を示す。制御部６１、マイクロ命令デコーダ６２、演
算部６３から成る。更に、制御部６１は、水平エントリ
アドレスポインタ６１０１、マイクロプログラムアドレ
スレジスタ６１０２、マイクロプログラムメモリ（ＲＯ
Ｍで構成）６１０３、マイクロ命令レジスタ６１０４、
レジスタ６１０５゜６１０６．６１０７、垂直エントリ
アドレスポインタ６１０８、レジスタ６１０９．６１１
０，６１１１．６１１２（１１） から成る。また、演算部６３は、ＣＰＵから転送される
制御データを記憶するデータＲＡＭ６３０１、ワークレ
ジスタ６３０２、演算器（ＡＵ）６３０３、水平系のタ
イミングをカウントし水平同期信号を生成する水平カウ
ンタ６３０４、垂直系のラスクタイミングをカウントし
垂直同期信号を生成する垂直カウンタ６３０５、バス６
３０６．６３０７から成る。
成を示す。制御部６１、マイクロ命令デコーダ６２、演
算部６３から成る。更に、制御部６１は、水平エントリ
アドレスポインタ６１０１、マイクロプログラムアドレ
スレジスタ６１０２、マイクロプログラムメモリ（ＲＯ
Ｍで構成）６１０３、マイクロ命令レジスタ６１０４、
レジスタ６１０５゜６１０６．６１０７、垂直エントリ
アドレスポインタ６１０８、レジスタ６１０９．６１１
０，６１１１．６１１２（１１） から成る。また、演算部６３は、ＣＰＵから転送される
制御データを記憶するデータＲＡＭ６３０１、ワークレ
ジスタ６３０２、演算器（ＡＵ）６３０３、水平系のタ
イミングをカウントし水平同期信号を生成する水平カウ
ンタ６３０４、垂直系のラスクタイミングをカウントし
垂直同期信号を生成する垂直カウンタ６３０５、バス６
３０６．６３０７から成る。
マイクロ命令デコーダ６２自体の詳細は後述する。
第７図は、第６図に対するタイムチャートを示す。垂直
同期信号の開始点では、レジスタ６１０９は垂直エント
リアドレスポインタによって、第１位相では初期値Ａ
（Ｖ Ｂ １ ） 、第２位相でけＡ（ＶＷｒ）に初期
化される。この第１位相、第２位相の垂直アドレスは、
レジスタ６１０９，６１１０゜６１１１．６１１２の閉
ループによって記憶される。
同期信号の開始点では、レジスタ６１０９は垂直エント
リアドレスポインタによって、第１位相では初期値Ａ
（Ｖ Ｂ １ ） 、第２位相でけＡ（ＶＷｒ）に初期
化される。この第１位相、第２位相の垂直アドレスは、
レジスタ６１０９，６１１０゜６１１１．６１１２の閉
ループによって記憶される。
また、水平同期の開始点では、水平エントリアドレスポ
インタ６１０１によって、マイクロプログラムアドレス
レジスタ６１０２は第１位相で／ｉ Ａ （ＨＢ ｔ
）、第２位相ではＡ （Ｈ’Ｗりに初期化される。その
後水平同期信号（Ｈ８ＹＮＣ）の立下シに同期して（１
２） マイクロプログラム動作が開始され、マイクロプログラ
ムアドレスレジスタ６１０２の指定に従って、マイクロ
プログラムメモリ６１０３から対応するマイクロ命令が
読出されマイクロ命令レジスタ６１０４に格納される。
インタ６１０１によって、マイクロプログラムアドレス
レジスタ６１０２は第１位相で／ｉ Ａ （ＨＢ ｔ
）、第２位相ではＡ （Ｈ’Ｗりに初期化される。その
後水平同期信号（Ｈ８ＹＮＣ）の立下シに同期して（１
２） マイクロプログラム動作が開始され、マイクロプログラ
ムアドレスレジスタ６１０２の指定に従って、マイクロ
プログラムメモリ６１０３から対応するマイクロ命令が
読出されマイクロ命令レジスタ６１０４に格納される。
読出されたマイクロ命令はマイクロ命令デコーダ６２に
てデコードされ、演算部６３に対し各種制御信号を供給
する。一方、マイクロ命令の一部は次のアドレスとして
一時記憶しジスタロ１０６に記憶される。マイクロプロ
グラムアドレスの１ピツトは、水平サイクルのマイクロ
プログラムアドレスであるか垂直サイクルのマイクロプ
ログラムアドレスであるかを示すビットであり、このビ
ットはレジスタ６１０５を介してレジスタ６１０６の１
ビツトに戻される。一方、第１位相の次アドレスがレジ
スタ６１０６に取シ込まれるφ１のサイクルでは、第２
位相のマイクロプログラムアドレスがマイクロプログラ
ムアドレスレジスタ６１０２に転送され、対応するマイ
クロ命令が読出され実行される。レジスタ６１０６に記
憶された次アドレスは、レジスタ６１０７を介してマ（
１３） イクロプログラムアドレスレジスタ６１０２に送られる
。このようにして、第１位相のマイクロプログラムと第
２位相のマイクロプログラムが順次交互に実行される。
てデコードされ、演算部６３に対し各種制御信号を供給
する。一方、マイクロ命令の一部は次のアドレスとして
一時記憶しジスタロ１０６に記憶される。マイクロプロ
グラムアドレスの１ピツトは、水平サイクルのマイクロ
プログラムアドレスであるか垂直サイクルのマイクロプ
ログラムアドレスであるかを示すビットであり、このビ
ットはレジスタ６１０５を介してレジスタ６１０６の１
ビツトに戻される。一方、第１位相の次アドレスがレジ
スタ６１０６に取シ込まれるφ１のサイクルでは、第２
位相のマイクロプログラムアドレスがマイクロプログラ
ムアドレスレジスタ６１０２に転送され、対応するマイ
クロ命令が読出され実行される。レジスタ６１０６に記
憶された次アドレスは、レジスタ６１０７を介してマ（
１３） イクロプログラムアドレスレジスタ６１０２に送られる
。このようにして、第１位相のマイクロプログラムと第
２位相のマイクロプログラムが順次交互に実行される。
また、垂直サイクルのマイクロプログラムを実行する場
合には、マイクロ命令からの指定によりマイクロプログ
ラムアドレスレジスタ６１０２とレジスタ６１０９の入
力が切替えられる。すなわち、レジスタ６１０９〜６１
１２に記憶された垂直マイクロプログラムのアドレスＡ
（ＶＢ−。
合には、マイクロ命令からの指定によりマイクロプログ
ラムアドレスレジスタ６１０２とレジスタ６１０９の入
力が切替えられる。すなわち、レジスタ６１０９〜６１
１２に記憶された垂直マイクロプログラムのアドレスＡ
（ＶＢ−。
Ａ（ＶＷ・）が、第１位相、第２位相の１サイクル間で
順次マイクロプログラムアドレスレジスタ６１０２に送
られ、同時に水平マイクロプログラムの次アドレスＡ
（ＨＢ−１） 、 Ａ （ＨＷゆ、１）はｌ＠次レジス
タ６１０９に送られ、レジスタ６１０９〜６１１２のル
ープに記憶される。仁の結果、水平の第１゜第２位相、
及び垂直の第１．第２位相の計４相の独立なマイクロプ
ログラムを時分割に実行することができる。
順次マイクロプログラムアドレスレジスタ６１０２に送
られ、同時に水平マイクロプログラムの次アドレスＡ
（ＨＢ−１） 、 Ａ （ＨＷゆ、１）はｌ＠次レジス
タ６１０９に送られ、レジスタ６１０９〜６１１２のル
ープに記憶される。仁の結果、水平の第１゜第２位相、
及び垂直の第１．第２位相の計４相の独立なマイクロプ
ログラムを時分割に実行することができる。
第８図は、マイクロ命令の形式を示したものである。語
長け２１ビツトでビット１９で選択され（１４） る２つの形式４ＰＯ９◆１がある。ビット２０（ＨＶ）
は水平マイクロプログラムアドレスと垂直マイクロプロ
グラムアドレスの切替えを制御するビットである。ビッ
ト１８〜１０は２つのマイクロ命令で機能が異なる。ナ
Ｏのマイクロ命令はワークレジスタ６３０２に対する演
算を制御する。すなわち、Ｓ−Ｒ，ＥＧで指定されるレ
ジスタからデータを読出し、ＡＵＦで指定される演算を
行い、Ｄ −ＢＥＧで指定されるレジスタに結果を書込
む。φ１のマイクロ命令はデータＲＡＭ６３０１とワー
クレジスタ６３０２及び水平、垂直カウンタ６３０４，
６３０５の間のデータ転送を制御する。ビット９〜５の
ＦＬＡＧけＡＵやカウンタ類から出力されるフラグ情報
の制御と条件分岐の制御を指定する。ビット４〜０のＡ
ＤＦはマイクロプログラムの次アドレスを制御するフィ
ールドである。
長け２１ビツトでビット１９で選択され（１４） る２つの形式４ＰＯ９◆１がある。ビット２０（ＨＶ）
は水平マイクロプログラムアドレスと垂直マイクロプロ
グラムアドレスの切替えを制御するビットである。ビッ
ト１８〜１０は２つのマイクロ命令で機能が異なる。ナ
Ｏのマイクロ命令はワークレジスタ６３０２に対する演
算を制御する。すなわち、Ｓ−Ｒ，ＥＧで指定されるレ
ジスタからデータを読出し、ＡＵＦで指定される演算を
行い、Ｄ −ＢＥＧで指定されるレジスタに結果を書込
む。φ１のマイクロ命令はデータＲＡＭ６３０１とワー
クレジスタ６３０２及び水平、垂直カウンタ６３０４，
６３０５の間のデータ転送を制御する。ビット９〜５の
ＦＬＡＧけＡＵやカウンタ類から出力されるフラグ情報
の制御と条件分岐の制御を指定する。ビット４〜０のＡ
ＤＦはマイクロプログラムの次アドレスを制御するフィ
ールドである。
第９図は、マイクロ命令デコーダ６２の詳細を示す。マ
イクロ命令レジスタ６１０４に一時記憶されたマイクロ
命令は制御レジスタ６２０１を介して各フィールドのデ
コーダ６２０２〜６２０７に送られ（１５） る。ＲＡＭアドレスデコーダ６２０２は≠１マイクロ命
令のＲＡＭフィールドをデコードしＲＡＭのワード選択
信号を生成する。読出しレジスタデコーダ６２０３ばφ
０マイクロ命令のＳ−Ｒ，ＥＧフィールドをデコードし
、バス６３０７への読出しレジスタを選択する信号を出
力する。書込みレジスタデコーダ６２０４はすＯマイク
ロ命令のＤ−Ｒ，ＥＧフィールド及び≠１マイクロ命令
のＲ，Ｅ Ｇ フィールドをデコードしバス６３０６か
らの書込みレジスタ選択信号を出力する。水平、垂直カ
ウンタからデータＲＡＭ６３０１への転送時にもＢＥＧ
フィールドによってバス６３０６への読出しが制御され
る。
イクロ命令レジスタ６１０４に一時記憶されたマイクロ
命令は制御レジスタ６２０１を介して各フィールドのデ
コーダ６２０２〜６２０７に送られ（１５） る。ＲＡＭアドレスデコーダ６２０２は≠１マイクロ命
令のＲＡＭフィールドをデコードしＲＡＭのワード選択
信号を生成する。読出しレジスタデコーダ６２０３ばφ
０マイクロ命令のＳ−Ｒ，ＥＧフィールドをデコードし
、バス６３０７への読出しレジスタを選択する信号を出
力する。書込みレジスタデコーダ６２０４はすＯマイク
ロ命令のＤ−Ｒ，ＥＧフィールド及び≠１マイクロ命令
のＲ，Ｅ Ｇ フィールドをデコードしバス６３０６か
らの書込みレジスタ選択信号を出力する。水平、垂直カ
ウンタからデータＲＡＭ６３０１への転送時にもＢＥＧ
フィールドによってバス６３０６への読出しが制御され
る。
ファンクションデコーダ６２０５は≠θマイクロ命令の
ＡＵＦフィールドをデコードし、演算器（ＡＵ）６３０
３の演算モードを制御する。条件分岐デコーダ６２０６
はマイクロ命令のＦＬＡＧフィールドの指定に応じてフ
ラグレジスタの状態を判定し、レジスタ６１０６からレ
ジスタ６１０７に転送されるアドレスの最下位ビットを
制御し条件分岐を可能にする。フラグレジスタ６２０７
は加算器（ＡＵ）６３０３（１６） やカウンタ６３０４，６３０５から出力されるフラグ情
報を、マイクロ命令の指定に従って一時記憶するもので
ある。フラグレジスタは、水平同期信号（Ｈ８ＹＮＣ）
、垂直同期信号（ＶＳＹＮＣ） 、水平ベース画面表
示タイミング（ＨＢＤＩＳＰ）、垂直ベース画面表示タ
イミング（ＶＢＤＩＳＰ）Ｎ水平ウィンドウ画面表示タ
イミング（ＨＷＤＩＳＰ）、垂直ウィンドウ画面表示タ
イミング（ＶＷＤＩＳＰ）などがある。
ＡＵＦフィールドをデコードし、演算器（ＡＵ）６３０
３の演算モードを制御する。条件分岐デコーダ６２０６
はマイクロ命令のＦＬＡＧフィールドの指定に応じてフ
ラグレジスタの状態を判定し、レジスタ６１０６からレ
ジスタ６１０７に転送されるアドレスの最下位ビットを
制御し条件分岐を可能にする。フラグレジスタ６２０７
は加算器（ＡＵ）６３０３（１６） やカウンタ６３０４，６３０５から出力されるフラグ情
報を、マイクロ命令の指定に従って一時記憶するもので
ある。フラグレジスタは、水平同期信号（Ｈ８ＹＮＣ）
、垂直同期信号（ＶＳＹＮＣ） 、水平ベース画面表
示タイミング（ＨＢＤＩＳＰ）、垂直ベース画面表示タ
イミング（ＶＢＤＩＳＰ）Ｎ水平ウィンドウ画面表示タ
イミング（ＨＷＤＩＳＰ）、垂直ウィンドウ画面表示タ
イミング（ＶＷＤＩＳＰ）などがある。
第１０図はディスプレイコントローラ３１の制御する画
面構成例を示す。ベース画面とウィンドウ画面の２枚の
独立な画面を合成して表示できる。
面構成例を示す。ベース画面とウィンドウ画面の２枚の
独立な画面を合成して表示できる。
２枚の画面は独立に大きさ、表示位置を設定できる。各
パラメータの意味は次の通りである。
パラメータの意味は次の通りである。
（１） 水平同期サイクル（ＨＣ）：水平同期信号（Ｈ
８ＹＮＣ）のサイクル数である。
８ＹＮＣ）のサイクル数である。
（２）水平同期信号パルス幅（Ｈ８Ｗ）：ＣＲＴ装置を
駆動する水平同期信号（Ｈ８ＹＮＣ’）のパルス幅であ
る。
駆動する水平同期信号（Ｈ８ＹＮＣ’）のパルス幅であ
る。
（３）水平ベース画面開始位置（ＨＢＳ）：水平開（１
７） 期信号（Ｈ８ＹＮＣ）の立下シから水平ベース画面表示
信号（ＨＢＤＩＳＰ）の立上シまでの時間である。
７） 期信号（Ｈ８ＹＮＣ）の立下シから水平ベース画面表示
信号（ＨＢＤＩＳＰ）の立上シまでの時間である。
（４）水平ベース画面幅（ＨＢＷ）：ベース画面の水平
幅、すなわち水平ベース画面表示信号（ＨＢＤＩＳＰ）
の１１＃の期間のパルス幅である。
幅、すなわち水平ベース画面表示信号（ＨＢＤＩＳＰ）
の１１＃の期間のパルス幅である。
（５）水平ウィンドウ画面開始位置（ＨＷＳ）：水平同
期信号の立下りから水平ウィンドウ画面表示信号（ＨＷ
ＤＩＳＰ）の立上シまでの期間である。
期信号の立下りから水平ウィンドウ画面表示信号（ＨＷ
ＤＩＳＰ）の立上シまでの期間である。
（６）水平ウィンドウ画面幅（ＨＷＷ）：ウィンドウ画
面の水平幅、すなわち水平ウィンドウ画面表示信号（Ｈ
ＷＤＩ ８ Ｐ ）の１１＃の期間のパルス幅である。
面の水平幅、すなわち水平ウィンドウ画面表示信号（Ｈ
ＷＤＩ ８ Ｐ ）の１１＃の期間のパルス幅である。
（７）垂直同期サイクル（ＶＣ）：垂直同期信号（ＶＳ
ＹＮＣ）のサイクル数である。
ＹＮＣ）のサイクル数である。
（８）垂直同期信号パルス幅（ＶＳＷ）： ＣＲＴ装置
を駆動する垂直同期信号（ＶＳＹＮＣ）のパルス幅であ
る。
を駆動する垂直同期信号（ＶＳＹＮＣ）のパルス幅であ
る。
（９）垂直ベース画面開始位置（ＶＨ２）：垂直同期信
号（ＶＳＹＮＩの立下シから垂直ウィンド（１８） ウ画面表示信号（ＶＢＤＩＳＰ）の立上り壕での時間で
ある。
号（ＶＳＹＮＩの立下シから垂直ウィンド（１８） ウ画面表示信号（ＶＢＤＩＳＰ）の立上り壕での時間で
ある。
α０）垂直ベース画面幅（ＶＢＷ）：ベース画面の垂直
幅、すなわち垂直ベース画面表示信号（ＶＢＤＩＳＰ）
の１”の期間のパルス幅である。
幅、すなわち垂直ベース画面表示信号（ＶＢＤＩＳＰ）
の１”の期間のパルス幅である。
ａυ 垂直ウィンドウ画面開始位置（ＶＷＳ）：垂直同
期信号の立下りから垂直ウィンドウ画面表示信号（ＶＷ
ＤＩＳＰ）の立上りまでの期間である。
期信号の立下りから垂直ウィンドウ画面表示信号（ＶＷ
ＤＩＳＰ）の立上りまでの期間である。
ａ２ 垂直ウィンドウ画面幅（ＶＷＷ）：ウインドウ画
面の垂直幅、すなわち垂直ウィンドウ画面表示信号（“
ｆＷＤ Ｉ Ｓ Ｐ ）の′１＃の期間のパルス幅であ
る。
面の垂直幅、すなわち垂直ウィンドウ画面表示信号（“
ｆＷＤ Ｉ Ｓ Ｐ ）の′１＃の期間のパルス幅であ
る。
以上の各パラメータ値の設定に従って、第５図に示すタ
イミングプロセッサ５３では、各種タイミング信号（Ｈ
８ＹＮＣ，ＨＢＤＩＳＰ、Ｉ（ＷＤＩＳＰ。
イミングプロセッサ５３では、各種タイミング信号（Ｈ
８ＹＮＣ，ＨＢＤＩＳＰ、Ｉ（ＷＤＩＳＰ。
ＶＳＹＮＣ，ＶＢＤＩＳＰ、ＶＷＤＩＳＰ等〕を発生ス
ル。
ル。
表示プロセッサ５２ばこのタイミング信号を参照して処
理を進める。
理を進める。
第１１図〜第１４図はタイミングプロセッサ５３０マイ
クロプログラム処理フローの１例を示（１９） したものである。第１１図は水平第１位相のマイクロプ
ログラムを示している。１ラスタの開始点ではＨＢＤＩ
ＳＰフラグ″′０″にされ、第１ラスク（フレームの最
初のラスタ）であるかどうかがチェックされる。第１ラ
スクの場合には、垂直関係のパラメータ（ＶＤＳ、ＶＤ
Ｗ、Ｖ’ＷＳ、ＶＷＷ）をデータＲＡＭ６３０１からワ
ークレジスタ６３０２に転送しそのラスタの処理を終る
。第１ラスタ以外のラスタの場合には、最初に水平制御
のパラメータ（ＨＤＳ、ＨＤＷ、ＨＷＳ、ＨＷＷ）をそ
れぞれ対応するワークレジスタＴＯ〜Ｔ３にロードする
。次に、ＴＯを６０＃になるまで順次減算し、“０＃に
なるとＨＢＤＩＳＰ フラグを′１”にする。
クロプログラム処理フローの１例を示（１９） したものである。第１１図は水平第１位相のマイクロプ
ログラムを示している。１ラスタの開始点ではＨＢＤＩ
ＳＰフラグ″′０″にされ、第１ラスク（フレームの最
初のラスタ）であるかどうかがチェックされる。第１ラ
スクの場合には、垂直関係のパラメータ（ＶＤＳ、ＶＤ
Ｗ、Ｖ’ＷＳ、ＶＷＷ）をデータＲＡＭ６３０１からワ
ークレジスタ６３０２に転送しそのラスタの処理を終る
。第１ラスタ以外のラスタの場合には、最初に水平制御
のパラメータ（ＨＤＳ、ＨＤＷ、ＨＷＳ、ＨＷＷ）をそ
れぞれ対応するワークレジスタＴＯ〜Ｔ３にロードする
。次に、ＴＯを６０＃になるまで順次減算し、“０＃に
なるとＨＢＤＩＳＰ フラグを′１”にする。
その後、Ｔ１を′０”になるまで順次減算し、′ＯＮに
なったらＨＢＤＩＳＰ フラグをｔｈｅ″にする。最後
に垂直処理に切シ替えて１ラスクの処理を終る。
なったらＨＢＤＩＳＰ フラグをｔｈｅ″にする。最後
に垂直処理に切シ替えて１ラスクの処理を終る。
第１２図は、水平第２位相のマイクロプログラムを示し
ておシ、データＲＡＭのロードを行わない点を除いて、
第１１図の場合と同様である。
ておシ、データＲＡＭのロードを行わない点を除いて、
第１１図の場合と同様である。
（２０）
同様に、第１３図、第１４図は、それぞれ、垂直第１位
相及び第２位相のマイクロプログラム処理を示す。垂直
の処理は、１ラスクに１回だけワークレジスタの減算と
１０”検出処理が行われる。
相及び第２位相のマイクロプログラム処理を示す。垂直
の処理は、１ラスクに１回だけワークレジスタの減算と
１０”検出処理が行われる。
以上のようにして、１個の演算器を４相のマイクロプロ
グラムで時分割に使用し、４つのタイミンク信号ＨＢＤ
ＩＳＰ、ＨＷＤＩＳＰ、ＶＢＤＩＳＰ。
グラムで時分割に使用し、４つのタイミンク信号ＨＢＤ
ＩＳＰ、ＨＷＤＩＳＰ、ＶＢＤＩＳＰ。
ＶＷＤ Ｉ ８ Ｐ を生成できる。
第１５図は上述の第５図における表示プロセッサ５２の
詳細な構成を示す。制御部１５１、マイクロ命令デコー
ダ１５２、演算部１５３から成る。
詳細な構成を示す。制御部１５１、マイクロ命令デコー
ダ１５２、演算部１５３から成る。
制御部１５１は、エントリアドレスポインタ１５１１、
マイクロプログラムアドレスレジスタ１５゛１２、マイ
クロプログラムメモリ（ＲＯＭで構成）１５１３、マイ
クロ命令レジスタ１５１４、一時記憶レジスタ１５１５
．１５１６から成る。
マイクロプログラムアドレスレジスタ１５゛１２、マイ
クロプログラムメモリ（ＲＯＭで構成）１５１３、マイ
クロ命令レジスタ１５１４、一時記憶レジスタ１５１５
．１５１６から成る。
更に演算部１５３は、ＣＰＵ側からＣＰＵインタフェー
スを介して直接アクセスされ、ベース画面（第１画面）
とウィンドウ画面（第２画面）の表示開始アドレス（Ｂ
ＳＡ、ＷＳＡ）等の制御部（２１） 報を記憶するデータＲＡＭ１５３１．１ラスタの先頭で
の表示アドレス（ＢＲ８，ＷＲ，Ｓ）を記憶するワーク
レジスタ１５３２、現在の表示アドレス（ＡＬＭ、ＡＬ
Ｓ）を記憶するレジスタ１５３３．１ラスタごとの表示
アドレスの増分値（ＢＭＷ。
スを介して直接アクセスされ、ベース画面（第１画面）
とウィンドウ画面（第２画面）の表示開始アドレス（Ｂ
ＳＡ、ＷＳＡ）等の制御部（２１） 報を記憶するデータＲＡＭ１５３１．１ラスタの先頭で
の表示アドレス（ＢＲ８，ＷＲ，Ｓ）を記憶するワーク
レジスタ１５３２、現在の表示アドレス（ＡＬＭ、ＡＬ
Ｓ）を記憶するレジスタ１５３３．１ラスタごとの表示
アドレスの増分値（ＢＭＷ。
ＷＭＷ）を記憶するレジスタ１５３４、演算器（ＡＵ）
１５３５、メモリアドレスレジスタ（ＭＡＲ）１５３６
、Ｘバス１５３７、Ｘバス１５３８、Ｚパス１５３９か
ら成る。
１５３５、メモリアドレスレジスタ（ＭＡＲ）１５３６
、Ｘバス１５３７、Ｘバス１５３８、Ｚパス１５３９か
ら成る。
第１６図は、第１５図に対するタイムチャートを示す。
水平同期信号によってマイクロプログラムアドレスレジ
スタ１５１２はエントリアドレスポインタ１５１１の内
容に初期化される。水平同期信号（Ｈ８ＹＮＣ） の立
下り以降は、マイクロプログラムアドレスレジスタ１５
１２によってマイクロプログラムＲＯＭ１５１３がアク
セスされ、読出された出力はマイクロ命令レジスタ１５
１４に一時記憶される。このマイクロ命令はマイクロ命
令デコーダ１５２にてデコードされ、演算部１５３に対
し各種制御信号を供給する。マイクロ命令の１部は（２
２） 一時記憶レジスタ１５１５．１５１６に戻され、この内
容は次の次のマイクロ命令のアドレスとなる。
スタ１５１２はエントリアドレスポインタ１５１１の内
容に初期化される。水平同期信号（Ｈ８ＹＮＣ） の立
下り以降は、マイクロプログラムアドレスレジスタ１５
１２によってマイクロプログラムＲＯＭ１５１３がアク
セスされ、読出された出力はマイクロ命令レジスタ１５
１４に一時記憶される。このマイクロ命令はマイクロ命
令デコーダ１５２にてデコードされ、演算部１５３に対
し各種制御信号を供給する。マイクロ命令の１部は（２
２） 一時記憶レジスタ１５１５．１５１６に戻され、この内
容は次の次のマイクロ命令のアドレスとなる。
このようにしてエントリアドレスポインタによって初期
化されたアドレスＡ（Ｂｌ ）、Ａ（Ｗｔ ）を開始点
とするマイクロプログラムが順次交互に実行される。
化されたアドレスＡ（Ｂｌ ）、Ａ（Ｗｔ ）を開始点
とするマイクロプログラムが順次交互に実行される。
第１７図は表示プロセッサのマイクロ命令形式を示す。
語長け２８ビツトでビット２７で選択される２つの形式
すＯ９≠１がある。≠θマイクロ命令はレジスタ間の演
算を制御する。また、ナ１マイクロ命令は、データＲＡ
Ｍと各レジスタ間のデータ転送を制御する。
すＯ９≠１がある。≠θマイクロ命令はレジスタ間の演
算を制御する。また、ナ１マイクロ命令は、データＲＡ
Ｍと各レジスタ間のデータ転送を制御する。
第１８図はマイクロ命令デコーダ１５２の詳細を示す。
第９図に示すタイミングプロセッサのマイクロ命令デコ
ーダ６２と同様の各デコーダユニットから成る。条件分
岐はタイミングプロセッサから供給される同期タイミン
グ信号を参照して制御される。
ーダ６２と同様の各デコーダユニットから成る。条件分
岐はタイミングプロセッサから供給される同期タイミン
グ信号を参照して制御される。
第１９（Ａ）〜（０図は、表示プロセッサ５２の制御す
る３種の動作モードを示している。各モードに（２３） 応じて、ＣＲＴインタフェース５５で、ベース画面のメ
モリアドレスａ１ ウィンドウ画面のメモリアドレスＷ
１及び描画メモリアドレス（図の斜線部）が適宜切シ替
えて出力される。
る３種の動作モードを示している。各モードに（２３） 応じて、ＣＲＴインタフェース５５で、ベース画面のメ
モリアドレスａ１ ウィンドウ画面のメモリアドレスＷ
１及び描画メモリアドレス（図の斜線部）が適宜切シ替
えて出力される。
（ａ）シングルアクセスモード（第１９図（Ａ））表示
すイクルとメモリサイクルを同一にして処理するモード
である。ウィンドウ外部のベース画面領域では第１位相
で計算されたベース画面のメモリアドレス■を出力し、
ウィンドウ内部では第２位相で計算されたウィンドウ画
面のメモリアドレスＷを出力するように切り替え制御す
る。このモードでは１メモリサイクルを１表示すイクル
に等しくするため、メモリの速度やシステム構成のため
の部品点数などは従来型のＣＲＴコントローラを用いる
場合と同一であシながら、独立した２枚の画面情報を種
々合成して表示できる。このモードでは表示期間以外の
時間（図の斜線部）が描画処理に利用される。
すイクルとメモリサイクルを同一にして処理するモード
である。ウィンドウ外部のベース画面領域では第１位相
で計算されたベース画面のメモリアドレス■を出力し、
ウィンドウ内部では第２位相で計算されたウィンドウ画
面のメモリアドレスＷを出力するように切り替え制御す
る。このモードでは１メモリサイクルを１表示すイクル
に等しくするため、メモリの速度やシステム構成のため
の部品点数などは従来型のＣＲＴコントローラを用いる
場合と同一であシながら、独立した２枚の画面情報を種
々合成して表示できる。このモードでは表示期間以外の
時間（図の斜線部）が描画処理に利用される。
（ｂ） ダブルアクセス非電ね合せモート責第１９図面
） （２４） １表示すイクル中に２回のメモリアクセスを行うモード
で、１回目は表示に、２回目は描画に利用される。１回
目の表示すイクルは、ウィンドウ外部のペース画面領域
では第１位相のマイクロプログラムで計算されたメモリ
アドレス■を出力し、ウィンドウ内部では第２位相で計
算されたメモリアドレスＷを出力するように切り替え制
御する。
） （２４） １表示すイクル中に２回のメモリアクセスを行うモード
で、１回目は表示に、２回目は描画に利用される。１回
目の表示すイクルは、ウィンドウ外部のペース画面領域
では第１位相のマイクロプログラムで計算されたメモリ
アドレス■を出力し、ウィンドウ内部では第２位相で計
算されたメモリアドレスＷを出力するように切り替え制
御する。
このモードを用いると表示期間以外の時間に加えて表示
期間中にも描画のだめのメモリアクセス時間（図の斜線
部）が確保できるため、描画処理の高速化に効果がある
。
期間中にも描画のだめのメモリアクセス時間（図の斜線
部）が確保できるため、描画処理の高速化に効果がある
。
（Ｃ） ダブルアクセス重ね合せモード（第１９図（Ｃ
））１表示すイクル中に２回のメモリアクセスを行い、
ベース画面の表示領域内部では１回目のメモリアクセス
で第１位相のマイクロプログラムで計算されたメモリア
ドレスの）を出力し、ウィンドウ内部では２回目のメモ
リアクセスとして第２位相のマイクロプログラムで計算
されたメモリアドレス（５）を出力する。この結果、ウ
ィンドウ内部では１表示すイクル中２回の表示用メモリ
アクセスが（２５） 行われるため、読出された独立な２枚分の画面情報を外
部回路で合成することによシ重ね合せ表示が可能となる
。ウィンドウ外部の２回目のメモリサイクル（図の斜線
部）は描画用サイクルとして利用される。
））１表示すイクル中に２回のメモリアクセスを行い、
ベース画面の表示領域内部では１回目のメモリアクセス
で第１位相のマイクロプログラムで計算されたメモリア
ドレスの）を出力し、ウィンドウ内部では２回目のメモ
リアクセスとして第２位相のマイクロプログラムで計算
されたメモリアドレス（５）を出力する。この結果、ウ
ィンドウ内部では１表示すイクル中２回の表示用メモリ
アクセスが（２５） 行われるため、読出された独立な２枚分の画面情報を外
部回路で合成することによシ重ね合せ表示が可能となる
。ウィンドウ外部の２回目のメモリサイクル（図の斜線
部）は描画用サイクルとして利用される。
第２０図は、表示画面とメモリ空間の対応を示す。図に
示すようにベース画面とウィンドウ画面の表示データは
同一のアドレス空間に任意の大きさで設定できる。この
ため、画面構成の自由度が高くメモリ効率もよい。
示すようにベース画面とウィンドウ画面の表示データは
同一のアドレス空間に任意の大きさで設定できる。この
ため、画面構成の自由度が高くメモリ効率もよい。
第２１図、第２２図はマイクロプログラムの処理フロー
の１例を示したもので、それぞれ第１位相、第２位相の
処理フローである。以下、第２１図を例に説明を加える
。水平同期信号直後では、まずＶＢＤ Ｉ Ｓ Ｐ信号
が“１″かどうかを調べ、６０”の場合はそのラスタで
は何も行わず終了する。′１”の場合には、次に、ベー
ス画面のそのラスタでの先頭アドレス（ＢＲ８）を現在
の表示アドレスを管理するレジスタ（ＡＬＭ、ＡＬＳ）
に送り、その後ＢＲ８に１ラスクごとの増分値（２６） （ＢＭＷ）を加え、次のラスタの先頭アドレスとしてＢ
几Ｓに記憶する。次に、ベース画面の表示開始点（ＨＢ
ＤＩＳＰ ＝” １”）までは待ちサイクルとなり、表
示開始点に達するとＡＬＳをメモリアドレスレジスタ（
ＭＡＲ）に転送し、ＡＬＳの内容は＋１する。以下、水
平同期信号に達するまではこの処理を繰返し、順次メモ
リアドレスを出力する。第２２図の場合にも同様の処理
が行われる。
の１例を示したもので、それぞれ第１位相、第２位相の
処理フローである。以下、第２１図を例に説明を加える
。水平同期信号直後では、まずＶＢＤ Ｉ Ｓ Ｐ信号
が“１″かどうかを調べ、６０”の場合はそのラスタで
は何も行わず終了する。′１”の場合には、次に、ベー
ス画面のそのラスタでの先頭アドレス（ＢＲ８）を現在
の表示アドレスを管理するレジスタ（ＡＬＭ、ＡＬＳ）
に送り、その後ＢＲ８に１ラスクごとの増分値（２６） （ＢＭＷ）を加え、次のラスタの先頭アドレスとしてＢ
几Ｓに記憶する。次に、ベース画面の表示開始点（ＨＢ
ＤＩＳＰ ＝” １”）までは待ちサイクルとなり、表
示開始点に達するとＡＬＳをメモリアドレスレジスタ（
ＭＡＲ）に転送し、ＡＬＳの内容は＋１する。以下、水
平同期信号に達するまではこの処理を繰返し、順次メモ
リアドレスを出力する。第２２図の場合にも同様の処理
が行われる。
このようにして、この例では独立な２系統のマイクロプ
ログラムが交互に処理される結果、２系統の表示アドレ
スの更新演算を効率良く行い得る。
ログラムが交互に処理される結果、２系統の表示アドレ
スの更新演算を効率良く行い得る。
上述した実施例で示すディスプレイコントローラを用い
たディスプレイ装置では、リフレッシュメモリのメモリ
効率を良くした重ね合せ表示とすることも可能であり、
また画面構成の自由度の高い重ね合せ表示も実現できる
。
たディスプレイ装置では、リフレッシュメモリのメモリ
効率を良くした重ね合せ表示とすることも可能であり、
また画面構成の自由度の高い重ね合せ表示も実現できる
。
以上詳細に説明したように、本発明によれば、重ね合せ
表示を簡単な構成で行なうことのできる（２７） ディスプレイコントローラを提供することができる。
表示を簡単な構成で行なうことのできる（２７） ディスプレイコントローラを提供することができる。
第１図、第２図は従来のシステム構成図を、第３図は本
発明に基づくディスプレイコントローラを使用したシス
テム構成図を、第４図はその動作タイムチャートを、第
５図はディスプレイコントローラの内部構成図を、第６
図はタイミングプロセッサの構成図を、第７図はその動
作タイムチャートを、第８図はそのマイクロ命令形式を
、第９図はそのマイクロ命令デコーダの詳細構成図を、
第１０図は表示画面の構成例を、第１１図、第１２図、
第１３図、第１４図はタイミングプロセッサの処理フロ
ーの例を、第１５図は表示プロセッサの構成図を、第１
６図はその動作タイムチャートを、第１７図はそのマイ
クロ命令形式を、第１８図はそのマイクロ命令デコーダ
の詳細構成図を、第１９図（５）〜（Ｑは表示の動作モ
ードを説明する図を、第２０図は表示アドレスの関係を
説明する図を、第２１図、第２２図は表示プロセッサの
（２８） 処理フローの例を示す図を、それぞれ示す。 ３１・・・ディスプレイコントローラ、３２・・・クロ
ック発生回路、３４・・・ラッチ、５２・・・表示プロ
セッサ、５３・・・タイミングプロセッサ、１５１５゜
１５１６・・・一時記憶レジスタ、１５３２・・・ワー
クレジスタ。 代理人 弁理士 高橋明夫 （２９） 第１０ １１ １１′第Ｚロ 第 ３０ Ｉ （ ３ｂ ３ｄ３ｅ ３ζ Ｔ ｔＬ口 第 ５ 目 竿に口 芥７０ 字δ口 半１０目 葉１１口 ￥ＩＺ口 茅１３０ ￥−１／４−霞 憧１５０ 茅 １乙 １ｊコ ％１７国 箋５ １９ 目 と４ ） １弄ぶ＋７４７１Ｌ ’％ｚｏｉ メモ、り堂ルｉ 漂Ｚ１０ 寮２２０
発明に基づくディスプレイコントローラを使用したシス
テム構成図を、第４図はその動作タイムチャートを、第
５図はディスプレイコントローラの内部構成図を、第６
図はタイミングプロセッサの構成図を、第７図はその動
作タイムチャートを、第８図はそのマイクロ命令形式を
、第９図はそのマイクロ命令デコーダの詳細構成図を、
第１０図は表示画面の構成例を、第１１図、第１２図、
第１３図、第１４図はタイミングプロセッサの処理フロ
ーの例を、第１５図は表示プロセッサの構成図を、第１
６図はその動作タイムチャートを、第１７図はそのマイ
クロ命令形式を、第１８図はそのマイクロ命令デコーダ
の詳細構成図を、第１９図（５）〜（Ｑは表示の動作モ
ードを説明する図を、第２０図は表示アドレスの関係を
説明する図を、第２１図、第２２図は表示プロセッサの
（２８） 処理フローの例を示す図を、それぞれ示す。 ３１・・・ディスプレイコントローラ、３２・・・クロ
ック発生回路、３４・・・ラッチ、５２・・・表示プロ
セッサ、５３・・・タイミングプロセッサ、１５１５゜
１５１６・・・一時記憶レジスタ、１５３２・・・ワー
クレジスタ。 代理人 弁理士 高橋明夫 （２９） 第１０ １１ １１′第Ｚロ 第 ３０ Ｉ （ ３ｂ ３ｄ３ｅ ３ζ Ｔ ｔＬ口 第 ５ 目 竿に口 芥７０ 字δ口 半１０目 葉１１口 ￥ＩＺ口 茅１３０ ￥−１／４−霞 憧１５０ 茅 １乙 １ｊコ ％１７国 箋５ １９ 目 と４ ） １弄ぶ＋７４７１Ｌ ’％ｚｏｉ メモ、り堂ルｉ 漂Ｚ１０ 寮２２０
Claims (1)
- １、走査型のディスプレイ装置の表示制御を行なうディ
スプレイコントローラにおいて、入力されるクロック信
号に基づいて表示のための同期信号および１表示すイク
ルをｎ（ただし、ｎは２以上の整数）分割したタイミン
グで表示アドレス発生のタイミング信号を出力するタイ
ミングプロセッサと、ｎ組の表示開始アドレスを配憶し
ておき、前記ｎ組のタイミング信号が入力される毎に夫
々の表示開始アドレスに夫々の増分量を加えてｎ組の表
示アドレスを順次発生し、該表示アドレスをりフレッシ
ュメモリに出力する表示プロセッサとを備えたことを特
徴とするディスプレイコントローラ。
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|---|---|---|---|
| JP58118228A JPH079569B2 (ja) | 1983-07-01 | 1983-07-01 | ディスプレイコントローラ及びそれを用いた図形表示装置 |
| KR1019840003746A KR900006288B1 (ko) | 1983-07-01 | 1984-06-29 | 디스플레이 콘트롤러 |
| EP84107540A EP0133903B1 (en) | 1983-07-01 | 1984-06-29 | Display control method and display control apparatus |
| DE8484107540T DE3485697D1 (de) | 1983-07-01 | 1984-06-29 | Verfahren und vorrichtung zum steuern einer anzeige. |
| US06/626,992 US4757310A (en) | 1983-07-01 | 1984-07-02 | Display controller |
| US07/799,889 US5696540A (en) | 1983-07-01 | 1991-12-02 | Display controller |
| US08/989,390 US6094193A (en) | 1983-01-07 | 1997-12-12 | Display controller |
| US09/596,044 US6646651B1 (en) | 1983-07-01 | 2000-06-16 | Display controller |
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|---|---|---|---|
| JP58118228A JPH079569B2 (ja) | 1983-07-01 | 1983-07-01 | ディスプレイコントローラ及びそれを用いた図形表示装置 |
Related Child Applications (1)
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|---|---|
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| JPH079569B2 JPH079569B2 (ja) | 1995-02-01 |
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ID=14731393
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| EP (1) | EP0133903B1 (ja) |
| JP (1) | JPH079569B2 (ja) |
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| DE (1) | DE3485697D1 (ja) |
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