JPS5866989A - リフレツシユメモリのアクセス方式 - Google Patents
リフレツシユメモリのアクセス方式Info
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- JPS5866989A JPS5866989A JP16624281A JP16624281A JPS5866989A JP S5866989 A JPS5866989 A JP S5866989A JP 16624281 A JP16624281 A JP 16624281A JP 16624281 A JP16624281 A JP 16624281A JP S5866989 A JPS5866989 A JP S5866989A
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- Japan
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- Information Transfer Systems (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明に、非同期バスシステムのＣＲＴデ４ヌプレイ装
置におけるり７レフシユメモリのアクセヌ方式に関する
。
置におけるり７レフシユメモリのアクセヌ方式に関する
。
一般ニ、ＣＢ（Ｔディスプレイ装循におい１げ。
表示を周期的Ｋ ＩＪ ７しｌシュするためＣＲＴコン
トローラによりり７レノシユメモリをアクセスするが１
例えば、表示円面を書＊倹えるためにげリフレフ＄／、
メモリ１ｒＣＰＵ４１ＩＡからもアクセスする必要があ
る。しかしながら、ＣＰＵ側からのアクセストＯＲ’Ｉ
’コントローラ側からのアクセスが競合すると表示画面
の一部に７ラツシユが発生してしまう。
トローラによりり７レノシユメモリをアクセスするが１
例えば、表示円面を書＊倹えるためにげリフレフ＄／、
メモリ１ｒＣＰＵ４１ＩＡからもアクセスする必要があ
る。しかしながら、ＣＰＵ側からのアクセストＯＲ’Ｉ
’コントローラ側からのアクセスが競合すると表示画面
の一部に７ラツシユが発生してしまう。
ＭＯ６８００糸の同期バヌシヌテムでσ、システムクロ
フクを有［２ており、このシステムクロックがｒＨＪの
期１１４１にだけＣＰＵ側からデータ転送を行ない、シ
ステムクロックがｒＬＪの期間ＫＣＲＴコントローラ側
カらりフレッシュメモリをアクセスするようにしている
が、Ｚ−８０等の非同期パスシステムでａシステムクロ
ックがない之め。
フクを有［２ており、このシステムクロックがｒＨＪの
期１１４１にだけＣＰＵ側からデータ転送を行ない、シ
ステムクロックがｒＬＪの期間ＫＣＲＴコントローラ側
カらりフレッシュメモリをアクセスするようにしている
が、Ｚ−８０等の非同期パスシステムでａシステムクロ
ックがない之め。
このような方式ｄ不司能である。
そこで、従来、水平又は垂直ブランキング期間ＫｃＰＵ
［からりフレ°ｙシュメモリをアクセスするようにして
いたが、この方式で框処増スピードが遅くなってしまう
という欠点があった。
［からりフレ°ｙシュメモリをアクセスするようにして
いたが、この方式で框処増スピードが遅くなってしまう
という欠点があった。
本発明は、断る点に鑑み、非同期パスシステムで表示Ｈ
面ＶＣｙラッシュを発生させないで、す７レツＶ！メモ
リを高速にアクセス（リード、ライト）する新規なり７
レツＶ！メモリのアクセス方式を提供するものである。
面ＶＣｙラッシュを発生させないで、す７レツＶ！メモ
リを高速にアクセス（リード、ライト）する新規なり７
レツＶ！メモリのアクセス方式を提供するものである。
以下、本発明を図面を参照しながら説明する。
第１図Ｕ、本発明によるＯＲＴディヌルイ装置Ｏ９！施
例を示すブロック図であり、（１）ＨＣＰ［Ｊφ會基準
クロ１りとするＣＰＵ、（２１ｒｊＵＲＴＣＩ管基準り
ａツクとするＣＥＴコントａ−〕、（Ｂ３けり７レフシ
、メモリ、 （４）ｔｆ ＣＰ Ｕ （１）のアドレス
バスＡ（１−ＡｌｓとＣＲＴコントローラ（２）のアド
レｘバｘＡＯ−Ａ１５を切替え、いずれかのアドレスパ
ｙＬ′ｆす７レフシユメ七り（３１Ｋ ！１８２するマ
ルチプレクサ、（５１１’１基準クロフク０ＲＴＯφに
よりｆｍ伽されリフレッシュメモリ（３）のデー４ｘＶ
ｒフ１チするラツ＋１ｍ１Ｎ、 （６１灯キヤラクタジ
エネレータ、（７）ｉｆバツレルデータｔシリアルデー
タＩＦＪ換し出力としてビデオ信号を出力するシフトレ
ジスタ％（８）りＣＰＵ（１）、！：リフレッシュメモ
リ（３）とを接続するデータバスＤＯ〜Ｄ ７ Ｋ ｅ
けられたフッ４１ｊｌ路、（９）ａＯはデータバスＤＯ
〜Ｄ７に設けられたゲート回路である。
例を示すブロック図であり、（１）ＨＣＰ［Ｊφ會基準
クロ１りとするＣＰＵ、（２１ｒｊＵＲＴＣＩ管基準り
ａツクとするＣＥＴコントａ−〕、（Ｂ３けり７レフシ
、メモリ、 （４）ｔｆ ＣＰ Ｕ （１）のアドレス
バスＡ（１−ＡｌｓとＣＲＴコントローラ（２）のアド
レｘバｘＡＯ−Ａ１５を切替え、いずれかのアドレスパ
ｙＬ′ｆす７レフシユメ七り（３１Ｋ ！１８２するマ
ルチプレクサ、（５１１’１基準クロフク０ＲＴＯφに
よりｆｍ伽されリフレッシュメモリ（３）のデー４ｘＶ
ｒフ１チするラツ＋１ｍ１Ｎ、 （６１灯キヤラクタジ
エネレータ、（７）ｉｆバツレルデータｔシリアルデー
タＩＦＪ換し出力としてビデオ信号を出力するシフトレ
ジスタ％（８）りＣＰＵ（１）、！：リフレッシュメモ
リ（３）とを接続するデータバスＤＯ〜Ｄ ７ Ｋ ｅ
けられたフッ４１ｊｌ路、（９）ａＯはデータバスＤＯ
〜Ｄ７に設けられたゲート回路である。
ＩＰＫ、 （ＩＩＩＨＯＰＵ（１）ノＩ３７ し７シ、
メ（＋３（３）へのアクセス要求に応じて出力される
ｆ８号ＷＡ４Ｔと基準りａツクＣＰＵφ及びＣＲＴＣφ
を入力し。
メ（＋３（３）へのアクセス要求に応じて出力される
ｆ８号ＷＡ４Ｔと基準りａツクＣＰＵφ及びＣＲＴＣφ
を入力し。
制御信号２莫を発生する制＠侶号発生回路、ａａａａＱ
４ＱＩ９ｄＡＮＤゲ−？、ＱｅＧ？）０８ｔｆｆ ４
ンｔ＜ −１テア；ｌ）。
４ＱＩ９ｄＡＮＤゲ−？、ＱｅＧ？）０８ｔｆｆ ４
ンｔ＜ −１テア；ｌ）。
ここで、制御信号２互げＣＰ Ｕ （１）がリフレッシ
ュメモリ（３）１−アクセスすると轡のみ出力されるよ
うにしているので、通常、ＣＰＵ（１１＠からのアクセ
ス要求がない場合は、ゲート回路（９１ｔｆｆオフして
おす、マルチプレクサ（４１ｆｆＣ１−＜Ｔコントロー
ラ（２）［Ｋ切替、ｔられている。従って、す７レフシ
コメモリ（３）ａｃＥＴコントローラ（２）ｉｌｌのア
ドレスバスＡＵ−ＡＩ５によりアドレス指定が行われ、
この指定されたデータが基準クロックにＨＴＣφにしタ
カってラッチ回路（５）にラッチされ、キャラクタジ□
ネレータ（６）及びシフトレジスタ（７）を介してビデ
オ信号として出力され１表示のリフレッシュを基準クロ
ックＣＲＴＣφに従って周期的に行なう。
ュメモリ（３）１−アクセスすると轡のみ出力されるよ
うにしているので、通常、ＣＰＵ（１１＠からのアクセ
ス要求がない場合は、ゲート回路（９１ｔｆｆオフして
おす、マルチプレクサ（４１ｆｆＣ１−＜Ｔコントロー
ラ（２）［Ｋ切替、ｔられている。従って、す７レフシ
コメモリ（３）ａｃＥＴコントローラ（２）ｉｌｌのア
ドレスバスＡＵ−ＡＩ５によりアドレス指定が行われ、
この指定されたデータが基準クロックにＨＴＣφにしタ
カってラッチ回路（５）にラッチされ、キャラクタジ□
ネレータ（６）及びシフトレジスタ（７）を介してビデ
オ信号として出力され１表示のリフレッシュを基準クロ
ックＣＲＴＣφに従って周期的に行なう。
この場合、す７レツ・シュメモリ（３）Ｈ基準クロック
０ＲＴＯφが「Ｈ」の期間でのみＣＲＴコントローラ（
２）Ｋよりアクセスされる。
０ＲＴＯφが「Ｈ」の期間でのみＣＲＴコントローラ（
２）Ｋよりアクセスされる。
ところで１本発明では１例えば、第２図のブロック図に
示すように、発優器Ｑ優の出力を分局器翰にて分周した
出力を各々ＣＰＵφ及びＣＥＴＯφとしてＣＰ Ｕ （
１）及びＣＲＴコントローラ（２）Ｋ加える仁とにより
、基準クロックＣＰＵφとＣＲＴＣφを第３図のタイミ
ングチャート（イ）仲）の如く同期させている。この場
合、ＣＰ Ｕ （１）が処理する命令のスデート数が異
なるため、０ＲＴＣφはＣＰＵ−に対してＡ、Ｂ２つの
タイミングが発生する。
示すように、発優器Ｑ優の出力を分局器翰にて分周した
出力を各々ＣＰＵφ及びＣＥＴＯφとしてＣＰ Ｕ （
１）及びＣＲＴコントローラ（２）Ｋ加える仁とにより
、基準クロックＣＰＵφとＣＲＴＣφを第３図のタイミ
ングチャート（イ）仲）の如く同期させている。この場
合、ＣＰ Ｕ （１）が処理する命令のスデート数が異
なるため、０ＲＴＣφはＣＰＵ−に対してＡ、Ｂ２つの
タイミングが発生する。
そこで、先ず、０ＲＴＣφがＣＰＵ−に対してＡのタイ
ミングで発生する場合につ−て、第４図及び第５図ケ参
照しながら制＠信号発生回路ａ１１の動作ｔａ明する。
ミングで発生する場合につ−て、第４図及び第５図ケ参
照しながら制＠信号発生回路ａ１１の動作ｔａ明する。
第４図に、１ｌＪＩＩ信号発生回路αυの具体回路例で
あり、２つのＪ−ＫｙリフデフロフプＣ２１１■とＮＡ
ＮＤゲート０及びインバータ＠とＬり構成され。
あり、２つのＪ−ＫｙリフデフロフプＣ２１１■とＮＡ
ＮＤゲート０及びインバータ＠とＬり構成され。
第１．７−に７１Ｊフプフロ７プ＆１１のＪ端子灯電源
電圧に、そしてに端子げ砂地されている。この九めＣＰ
Ｕ（１）ノリｙレフシニメモリＣ３）へのアクセス要
求に応じて出力される伽号ＷＡ工Ｔ（第５図（ハ））が
第１７リフプ７０７ブ２１１のＴ端子に入力されると、
信号ＷＡＩＴＬ７Ｊ立ち下がりで出力ＩＱ、ｒｒ第５図
に）の如く「Ｈ」となり、この出力１ＱとＣｈ’ＴＣφ
とがＮＡＮＤゲートのに加えられるため、インバータ（
２）の出力のけ第５図−のようにｒＨＪとなる。
電圧に、そしてに端子げ砂地されている。この九めＣＰ
Ｕ（１）ノリｙレフシニメモリＣ３）へのアクセス要
求に応じて出力される伽号ＷＡ工Ｔ（第５図（ハ））が
第１７リフプ７０７ブ２１１のＴ端子に入力されると、
信号ＷＡＩＴＬ７Ｊ立ち下がりで出力ＩＱ、ｒｒ第５図
に）の如く「Ｈ」となり、この出力１ＱとＣｈ’ＴＣφ
とがＮＡＮＤゲートのに加えられるため、インバータ（
２）の出力のけ第５図−のようにｒＨＪとなる。
即ち、第２７す７プ７０１プＱ２のＪ端子にけｒＨＪＯ
出力のが印加され、に＠子Ｋに出力のの反転信号が印加
されることとなる。従って、第２Ｊ−に７リツプ７０１
デ■のＴ端子に印加されているＣＰｕφが立ち下がると
出力２（σ第５図（へ）の如く「Ｈ」からＩＬＪとなり
、この出力２亘によ抄＠ＩＪ−にフリフブ７０ッデ飢ク
リセットされる。そして、出力２頁σＣＰＵφの次の立
ち下がりで再びｒＨＪＧＣ％、どる。即ち、ＣＰＵ（１
＞からリ７レフシュメ七り（３１にアクｔヌ要求が出さ
れる期間、制御信号２ＱｒｊｒＬＪとなる（第５−幹）
。
出力のが印加され、に＠子Ｋに出力のの反転信号が印加
されることとなる。従って、第２Ｊ−に７リツプ７０１
デ■のＴ端子に印加されているＣＰｕφが立ち下がると
出力２（σ第５図（へ）の如く「Ｈ」からＩＬＪとなり
、この出力２亘によ抄＠ＩＪ−にフリフブ７０ッデ飢ク
リセットされる。そして、出力２頁σＣＰＵφの次の立
ち下がりで再びｒＨＪＧＣ％、どる。即ち、ＣＰＵ（１
＞からリ７レフシュメ七り（３１にアクｔヌ要求が出さ
れる期間、制御信号２ＱｒｊｒＬＪとなる（第５−幹）
。
（へ）参ｗＡ）。
０ＲＴＣφがＣＰＵφに対し７て第５図に示すＢがｒＬ
Ｊとなる期間でｌ！ｌＩＩ＃信兼２Ｑを発生する（第６
図（ロ）、（へ）参照）。
Ｊとなる期間でｌ！ｌＩＩ＃信兼２Ｑを発生する（第６
図（ロ）、（へ）参照）。
以上のようにして制＃信号発生回路Ｉから出力される制
＃偏誇２Ｑ、１１．インバータ（至）全弁してマルチプ
レクサ（４）及びゲート回ｇ （９１に加えられるたＪ
ｏ、ＯＰ ｔＪ（１）ＩＩＩカらリフレッシュメモリ（
３１へのアク七ヌ要求が出されると、マルチプレクサ（
４１ｒｊｌｉＪ御信号２鵞がｒＬＪの期間だけＣＲＴコ
ントローラ（２）側のアドレスバスＡ Ｏ’〜Ａ１５′
からＱＰＵ（１１８の”１１”レスパヌＡＯ〜Ａ１５に
切４１工、 デー）回Ｋ（９）け、制御信号２互がｒ
Ｌ Ｊ （ｌｉ期聞だけオンする。
＃偏誇２Ｑ、１１．インバータ（至）全弁してマルチプ
レクサ（４）及びゲート回ｇ （９１に加えられるたＪ
ｏ、ＯＰ ｔＪ（１）ＩＩＩカらリフレッシュメモリ（
３１へのアク七ヌ要求が出されると、マルチプレクサ（
４１ｒｊｌｉＪ御信号２鵞がｒＬＪの期間だけＣＲＴコ
ントローラ（２）側のアドレスバスＡ Ｏ’〜Ａ１５′
からＱＰＵ（１１８の”１１”レスパヌＡＯ〜Ａ１５に
切４１工、 デー）回Ｋ（９）け、制御信号２互がｒ
Ｌ Ｊ （ｌｉ期聞だけオンする。
さらに、ＣＰＵ（１１かりフレッシュメ七り（３１にデ
ータを沓！込む場合ａ石５図力及び第６図（イ）の如く
信号ＭＷがＣＰ Ｕ （１１より出力され、この信号Ｍ
Ｗがインバー４１叫ケブしして出力２（の反転信号と共
ＫＡＮＤゲート（至）に印加されるため、ゲート回路α
Ｇは書き込み時、＄ｌ偶＠号２ＱがｒＪとなる期間オン
する。又、イｇ＊ＭＷＦＸｌＩＪ＠信号２Ｑの反転信号
と基準クロックＣＰＵφとを入力するＡＮＤゲート（ロ
）の出力と共にインバータ叫管介してＡＮＤゲー）Ｑ３
に人力されるため、その出力０１に第５図（す）及び第
６図明の如く、制伽信考２ＱがｒＬＪとなる期間であっ
て且つＣＰＵφがｒＪとなる期間に「Ｈ」となる。この
ように、ｅＰＵ（１１カリ７レフシユメ七り（３）にデ
ータを書き込む場合σ、＃御信号２互が「Ｌ」の期間、
ゲート回路（９）（２）がオンし、マルチプレクサ（４
）によりアドレスバスがＯＰ Ｕ （１１（ＩＩＩ Ｋ
切替、ｔ ラｈ、 シカ％ １３ ｙ ｖ ７シユメモ
リ（３）に、壷き込みＱノタイミングを承丁ＡＮＤゲー
ト（至）の出力Ｇ１が加えられるので、第７図に）（ホ
）に示す工うに、ＣＲＴコントローラ（２１匈の基準ク
ロックＣＲＴＣφが「Ｌ」となるＣ又ｒｊＤの期間でＣ
ＰＵ（ｘ）に↓るデータの書き込みが行なわれることと
なる。この場合、ＣＰＵ（１１からのアドレスＡＯ〜Ａ
１５及びデータ出力ＤＯ〜Ｄ７ｉｊ第７図初ｅ９の如く
確定しているので、ＣＰ Ｕ （１）によるａｔ＊なデ
ータのｗ１！込みが可能となる。
ータを沓！込む場合ａ石５図力及び第６図（イ）の如く
信号ＭＷがＣＰ Ｕ （１１より出力され、この信号Ｍ
Ｗがインバー４１叫ケブしして出力２（の反転信号と共
ＫＡＮＤゲート（至）に印加されるため、ゲート回路α
Ｇは書き込み時、＄ｌ偶＠号２ＱがｒＪとなる期間オン
する。又、イｇ＊ＭＷＦＸｌＩＪ＠信号２Ｑの反転信号
と基準クロックＣＰＵφとを入力するＡＮＤゲート（ロ
）の出力と共にインバータ叫管介してＡＮＤゲー）Ｑ３
に人力されるため、その出力０１に第５図（す）及び第
６図明の如く、制伽信考２ＱがｒＬＪとなる期間であっ
て且つＣＰＵφがｒＪとなる期間に「Ｈ」となる。この
ように、ｅＰＵ（１１カリ７レフシユメ七り（３）にデ
ータを書き込む場合σ、＃御信号２互が「Ｌ」の期間、
ゲート回路（９）（２）がオンし、マルチプレクサ（４
）によりアドレスバスがＯＰ Ｕ （１１（ＩＩＩ Ｋ
切替、ｔ ラｈ、 シカ％ １３ ｙ ｖ ７シユメモ
リ（３）に、壷き込みＱノタイミングを承丁ＡＮＤゲー
ト（至）の出力Ｇ１が加えられるので、第７図に）（ホ
）に示す工うに、ＣＲＴコントローラ（２１匈の基準ク
ロックＣＲＴＣφが「Ｌ」となるＣ又ｒｊＤの期間でＣ
ＰＵ（ｘ）に↓るデータの書き込みが行なわれることと
なる。この場合、ＣＰＵ（１１からのアドレスＡＯ〜Ａ
１５及びデータ出力ＤＯ〜Ｄ７ｉｊ第７図初ｅ９の如く
確定しているので、ＣＰ Ｕ （１）によるａｔ＊なデ
ータのｗ１！込みが可能となる。
ところが、ＣＰＵ（１１がリフレフシュメモリ（３）よ
りデーＩｖｒリードする場合に、＠８図（ハ）に示すよ
うにＯＰ Ｕ （１）がデータバスからリードデータを
取り込めるタイミングがリードサイクルの後半のごく短
かい期間であるため、Ｗき込み時と同様ＫＣＲＴＣφが
ｒＬＪとなるＣ又はＤの期間でデータをリードしてもそ
のリードデー４ｉｒｊ保証されな−０そこで、本発明に
おいてｒＸ第１図の如くリフレッシュメモリ（３）とＣ
ＰＵ（１１′ｆ接続するデータバスにラッチ回＃！ｒ１
８）を設け、制−信号２夏とリード時［ＣＰＵ（１１か
ら出力される信号ＭＲＫ基づいてこのラッチ回路（８）
？制御するようにして−る。即ち。
りデーＩｖｒリードする場合に、＠８図（ハ）に示すよ
うにＯＰ Ｕ （１）がデータバスからリードデータを
取り込めるタイミングがリードサイクルの後半のごく短
かい期間であるため、Ｗき込み時と同様ＫＣＲＴＣφが
ｒＬＪとなるＣ又はＤの期間でデータをリードしてもそ
のリードデー４ｉｒｊ保証されな−０そこで、本発明に
おいてｒＸ第１図の如くリフレッシュメモリ（３）とＣ
ＰＵ（１１′ｆ接続するデータバスにラッチ回＃！ｒ１
８）を設け、制−信号２夏とリード時［ＣＰＵ（１１か
ら出力される信号ＭＲＫ基づいてこのラッチ回路（８）
？制御するようにして−る。即ち。
信号ＭＷｒｒＡＮＤゲート（２）の出力と共にインバー
−節を介してＡＮＤゲートσ４に人力されるため、その
出力Ｇｚｉ第５図（す）及び第６図（す）の如く、制御
信号２頁が［Ｌ＋Ｊなる期間であって且つＵＰＵφが「
Ｈ」なる期１４）ＫｒＨ」とｆｋす、この出力Ｇ２がラ
ツチバｙスと［７てラッチ回路（８）に加えられる。
−節を介してＡＮＤゲートσ４に人力されるため、その
出力Ｇｚｉ第５図（す）及び第６図（す）の如く、制御
信号２頁が［Ｌ＋Ｊなる期間であって且つＵＰＵφが「
Ｈ」なる期１４）ＫｒＨ」とｆｋす、この出力Ｇ２がラ
ツチバｙスと［７てラッチ回路（８）に加えられる。
この場合、マルチプレクサ（４）及びゲート回路（９）
にｒｊｌｌｌＪ＃信号２Ｑの反転悟師が加えられている
ため、アドレスバスｒｘｃＰＵｍ憫ＩＫ切替えられてお
りゲート回路（９）ｒｊオンしている。しか４．ＡＮＤ
ゲート（至）の出力ｒｓｒＬＪなのでゲート回路ａｏａ
オフしている。従って、第８図にボ丁りりなＣＲＴコン
トローラ（２１０基準クロフクＣＲＴＣφがｒＬＪと逢
るＣ又ＨＤの期間でｅ Ｐ Ｕ （ＩＩＫ ｊリリード
丁べきデー＃げラッチ回路（８１にう・ノチされること
となる。そして、ラッチされたデーｌｊｌを次の命令で
ＣＰＵに取り込むようにすれば、ＣＲＴコントローラ（
２）によるリフレ１シュメ七り（３）のアクセスに影響
を与えることな（ＣＰＵＫよるデータのリードかり能と
なる。
にｒｊｌｌｌＪ＃信号２Ｑの反転悟師が加えられている
ため、アドレスバスｒｘｃＰＵｍ憫ＩＫ切替えられてお
りゲート回路（９）ｒｊオンしている。しか４．ＡＮＤ
ゲート（至）の出力ｒｓｒＬＪなのでゲート回路ａｏａ
オフしている。従って、第８図にボ丁りりなＣＲＴコン
トローラ（２１０基準クロフクＣＲＴＣφがｒＬＪと逢
るＣ又ＨＤの期間でｅ Ｐ Ｕ （ＩＩＫ ｊリリード
丁べきデー＃げラッチ回路（８１にう・ノチされること
となる。そして、ラッチされたデーｌｊｌを次の命令で
ＣＰＵに取り込むようにすれば、ＣＲＴコントローラ（
２）によるリフレ１シュメ七り（３）のアクセスに影響
を与えることな（ＣＰＵＫよるデータのリードかり能と
なる。
本発明ＫＬるりフレッシュメモリのアクセス方式は、上
述の如＜、ｅｐｕと［ＲＴコントローラの基準クロック
を同期させ、ＩＪ ｙレフシュメモリのＣＰＵ＠からの
アク１スタイミングとＣＲＴコントローｔｖ＠からのア
ク１スタイミングを区別するようにしたので、両者から
のアクセスが競合するのを防ぐことかり能となり、従っ
て、７プツシユを発生させずに高速にリフレッシュメ七
りｔアクセスすることができる。
述の如＜、ｅｐｕと［ＲＴコントローラの基準クロック
を同期させ、ＩＪ ｙレフシュメモリのＣＰＵ＠からの
アク１スタイミングとＣＲＴコントローｔｖ＠からのア
ク１スタイミングを区別するようにしたので、両者から
のアクセスが競合するのを防ぐことかり能となり、従っ
て、７プツシユを発生させずに高速にリフレッシュメ七
りｔアクセスすることができる。
第１図信本発明の賽施例？示すブロック図、第２図ｄＯ
ＰＵとＯＦＴコントローラの基準クロックを同期させる
ための４ＩｌＩＩＲを示すプａツク図、第３図ｋ）―）
は各々の基準クロックを示すタイミングチ◆−Ｆ、第４
図ｒｉＩＩｌｌ備Ｍ号発生回路の具体回路例、第５図（
イ）〜Ｑ月及び第６図（イ）〜（す１け′４Ｉ施例の各
部の波形を示すタイミングチャート、第７図ｋ）〜（ホ
）ｆｆＯＰＵｆｃよるデータ書き込み時のタイミングチ
ャート、第８図Ｕ）〜（ホ）ｒｊｃＰｔＪＪｃｊるデー
−リード時のタイミングチャートである。 主な図番の説明 （１）・・・・・・ＣＰＵ％（２）・・・・・・ＣＲＴ
コントローツ、（３）・・・・・・ＩＪ ｙレフシュメ
モリ、（４＋・・・・・・マルチプレクサ、（６ト・・
・・・ラッチ回路、Ｃ６）・・・・・・キャラクタシ□
ネレータ、（７）・・・・・・Ｖ７トレシスタ、（８Ｉ
・・・・・・うｌ子回路。 （９）（至）・・・・・・ゲート回路、Ｏｌｌ・・・・
・・ｌｌｉ制御ＩＮ号発生回路。 αか・・・・・発振器、（ホ）・・・・・・分周器、３
１１ＣＩ２・・・・・・Ｊ−Ｋ ｙリフデフ０フプ。 第２図 Ｌｏ） ＣＲＴ’Ｃｆ ←Ａ −一 ←−Ｂ −一一 第４図 ◆Ｂ 第５図 ＋ １ １２ ＋ Ｗ ｌ ３ １１シ
Ｑｒ Ｏｒ 同図 ＩＦＩ ど Ｉ Ｗ Ｉ ３
ｌ”１１ ４／ Ｏａ 第７図 ）−Ｃ−＋ 嘩Ｌ＋ ＱＲＴ Ｃチ １ １ ＋ ２ １ Ｗ ｌ ３１ヒＣ−＋
ＰＵとＯＦＴコントローラの基準クロックを同期させる
ための４ＩｌＩＩＲを示すプａツク図、第３図ｋ）―）
は各々の基準クロックを示すタイミングチ◆−Ｆ、第４
図ｒｉＩＩｌｌ備Ｍ号発生回路の具体回路例、第５図（
イ）〜Ｑ月及び第６図（イ）〜（す１け′４Ｉ施例の各
部の波形を示すタイミングチャート、第７図ｋ）〜（ホ
）ｆｆＯＰＵｆｃよるデータ書き込み時のタイミングチ
ャート、第８図Ｕ）〜（ホ）ｒｊｃＰｔＪＪｃｊるデー
−リード時のタイミングチャートである。 主な図番の説明 （１）・・・・・・ＣＰＵ％（２）・・・・・・ＣＲＴ
コントローツ、（３）・・・・・・ＩＪ ｙレフシュメ
モリ、（４＋・・・・・・マルチプレクサ、（６ト・・
・・・ラッチ回路、Ｃ６）・・・・・・キャラクタシ□
ネレータ、（７）・・・・・・Ｖ７トレシスタ、（８Ｉ
・・・・・・うｌ子回路。 （９）（至）・・・・・・ゲート回路、Ｏｌｌ・・・・
・・ｌｌｉ制御ＩＮ号発生回路。 αか・・・・・発振器、（ホ）・・・・・・分周器、３
１１ＣＩ２・・・・・・Ｊ−Ｋ ｙリフデフ０フプ。 第２図 Ｌｏ） ＣＲＴ’Ｃｆ ←Ａ −一 ←−Ｂ −一一 第４図 ◆Ｂ 第５図 ＋ １ １２ ＋ Ｗ ｌ ３ １１シ
Ｑｒ Ｏｒ 同図 ＩＦＩ ど Ｉ Ｗ Ｉ ３
ｌ”１１ ４／ Ｏａ 第７図 ）−Ｃ−＋ 嘩Ｌ＋ ＱＲＴ Ｃチ １ １ ＋ ２ １ Ｗ ｌ ３１ヒＣ−＋
Claims (1)
- １） リアレフシュメモリド、該り７レフＶエメモリ
をアクセスするＣＰＵと、基準クロックが第ルベルの期
間に前配り７し・７シユメモリをアクセスすることＫよ
り表示を周期的にり７レツシエーｊるＯＲＴコントロー
フとを有する非同期バスシステムのＣＲＴダイスプレイ
装置において、 １ｉｒＥＩＣＰＵとＣＲＴコントロー
ラの基準クロックを同期させ、前記ＣＲＴコントローラ
の基準クロックが１２レベルの期間［０配ＣＰＵによる
前配りフレッシュメモりへのアクセスを行なわせるよう
にしたこと全特徴とするりフレフシェメ七りのアクｔス
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16624281A JPS5866989A (ja) | 1981-10-16 | 1981-10-16 | リフレツシユメモリのアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16624281A JPS5866989A (ja) | 1981-10-16 | 1981-10-16 | リフレツシユメモリのアクセス方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5866989A true JPS5866989A (ja) | 1983-04-21 |
| JPS636872B2 JPS636872B2 (ja) | 1988-02-12 |
Family
ID=15827740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16624281A Granted JPS5866989A (ja) | 1981-10-16 | 1981-10-16 | リフレツシユメモリのアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5866989A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4757310A (en) * | 1983-07-01 | 1988-07-12 | Hitachi, Ltd. | Display controller |
| JPS63175891A (ja) * | 1987-01-16 | 1988-07-20 | 三洋電機株式会社 | マイクロコンピユ−タ |
| JPS63175892A (ja) * | 1987-01-16 | 1988-07-20 | 三洋電機株式会社 | マイクロコンピユ−タ |
| JPH01249360A (ja) * | 1988-03-31 | 1989-10-04 | Kyocera Corp | プリンタの印刷制御回路及びその制御方式 |
-
1981
- 1981-10-16 JP JP16624281A patent/JPS5866989A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4757310A (en) * | 1983-07-01 | 1988-07-12 | Hitachi, Ltd. | Display controller |
| JPS63175891A (ja) * | 1987-01-16 | 1988-07-20 | 三洋電機株式会社 | マイクロコンピユ−タ |
| JPS63175892A (ja) * | 1987-01-16 | 1988-07-20 | 三洋電機株式会社 | マイクロコンピユ−タ |
| JPH01249360A (ja) * | 1988-03-31 | 1989-10-04 | Kyocera Corp | プリンタの印刷制御回路及びその制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS636872B2 (ja) | 1988-02-12 |
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