JP3073519B2 - 表示範囲制御装置および外部メモリ装置 - Google Patents
表示範囲制御装置および外部メモリ装置Info
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/222—Studio circuitry; Studio devices; Studio equipment
- H04N5/262—Studio circuits, e.g. for mixing, switching-over, change of character of image, other special effects ; Cameras specially adapted for the electronic generation of special effects
- H04N5/272—Means for inserting a foreground image in a background image, i.e. inlay, outlay
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- A63F—CARD, BOARD, OR ROULETTE GAMES; INDOOR GAMES USING SMALL MOVING PLAYING BODIES; VIDEO GAMES; GAMES NOT OTHERWISE PROVIDED FOR
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- G09G2340/12—Overlay of images, i.e. displayed pixel being the result of switching between the corresponding input pixels
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は表示範囲制御装置および外部メモリ装置に
関する。より特定的には、この発明は、テレビゲーム機
などに利用され、ラスタスキャンモニタの画面上に表示
装置の画面上に表示された画像を或る範囲でマスクする
ことができる、表示範囲制御装置および外部メモリ装置
に関する。
関する。より特定的には、この発明は、テレビゲーム機
などに利用され、ラスタスキャンモニタの画面上に表示
装置の画面上に表示された画像を或る範囲でマスクする
ことができる、表示範囲制御装置および外部メモリ装置
に関する。
この種のテレビゲーム機の一例が昭和59年（1984）７
月７日付で公開された特開昭59−68184号公報（1989年
４月25日付で発行されたアメリカ合衆国特許第4,824,10
6号に対応する）に開示される。このようなテレビゲー
ム機において、たとえばテキストアドベンチャゲームで
テキストを表示する場合や、建物または乗物の窓から外
を見たような画像を表示したいとき、ラスタスキャンモ
ニタの画面上にウインドウを形成してそのウインドウ内
でのみ画像を表示し、残りの部分の画像はマスクするこ
とが考えられる。
月７日付で公開された特開昭59−68184号公報（1989年
４月25日付で発行されたアメリカ合衆国特許第4,824,10
6号に対応する）に開示される。このようなテレビゲー
ム機において、たとえばテキストアドベンチャゲームで
テキストを表示する場合や、建物または乗物の窓から外
を見たような画像を表示したいとき、ラスタスキャンモ
ニタの画面上にウインドウを形成してそのウインドウ内
でのみ画像を表示し、残りの部分の画像はマスクするこ
とが考えられる。
上に挙げた従来技術において、このようなウインドウ
効果を有する画像を表示する場合、スクリーンRAMの静
止画ないし背景画パターンデータをプログラムに従って
書き換えればよい。
効果を有する画像を表示する場合、スクリーンRAMの静
止画ないし背景画パターンデータをプログラムに従って
書き換えればよい。
しかしながら、この方法では、スクリーンRAMの書き
換えが瞬時に行われないので、数フレームに亘ってスク
リーンRAMを書き換えなければならならず、この場合、
視覚的効果が阻害される。さらに、上述の方法ではウイ
ンドウの形状にも制約が生じる。すなわち、ウインドウ
がたとえば四角形であるときはスクリーンRAMに黒また
は白のキャラクタコードを書き込むだけでよいが、円形
のウインドウを形成する場合には円の各部の形状を有す
るキャラクタを別に記憶しておかなければならず、キャ
ラクタメモリの容量の増大を招来し、結局、安価でなけ
ればならないテレビゲーム機においてはウインドウ形状
に制約が生じる。
換えが瞬時に行われないので、数フレームに亘ってスク
リーンRAMを書き換えなければならならず、この場合、
視覚的効果が阻害される。さらに、上述の方法ではウイ
ンドウの形状にも制約が生じる。すなわち、ウインドウ
がたとえば四角形であるときはスクリーンRAMに黒また
は白のキャラクタコードを書き込むだけでよいが、円形
のウインドウを形成する場合には円の各部の形状を有す
るキャラクタを別に記憶しておかなければならず、キャ
ラクタメモリの容量の増大を招来し、結局、安価でなけ
ればならないテレビゲーム機においてはウインドウ形状
に制約が生じる。
なお、キャラクタデータをRAMに移し換え、このROMを
書き換えることによってキャラクタ形状を変化する方法
も考えられるが、この方法では、キャラクタRAMの書き
換えに時間がかかるので、実用的なゲーム機が得られな
い。
書き換えることによってキャラクタ形状を変化する方法
も考えられるが、この方法では、キャラクタRAMの書き
換えに時間がかかるので、実用的なゲーム機が得られな
い。
それゆえに、この発明の主たる目的は、ウインドウ形
状の制約のない、表示範囲制御装置を提供することであ
る。
状の制約のない、表示範囲制御装置を提供することであ
る。
この発明の他の目的は、ウインドウを瞬時に表示でき
る、表示範囲制御装置を提供することである。
る、表示範囲制御装置を提供することである。
この発明の他の目的は、静止画ないし背景画データを
書き換える必要のない、表示範囲制御装置を提供するこ
とである。
書き換える必要のない、表示範囲制御装置を提供するこ
とである。
この発明のその他の目的は、表示範囲制御のために用
いられる外部メモリ装置を提供することである。
いられる外部メモリ装置を提供することである。
［課題を解決するための手段］ この発明は、簡単に言えば、ラスタスキャンモニタの
画面上の或る範囲をマスクして、画像を表示するための
表示範囲制御装置であって、前記ラスタスキャンモニタ
の画面上の或る２点を示す第１の位置データを発生する
第１位置データ発生手段、前記ラスタスキャンモニタの
画面上の別の２点を示す第２の位置データを発生する第
２位置データ発生手段、画像データを発生する画像デー
タ発生手段、前記第１の位置データに基づいて第１のマ
スク信号を発生する第１マスク信号発生手段、前記第２
の位置データに基づいて第２のマスク信号を発生する第
２マスク信号発生手段、前記第１のマスク信号および前
記第２のマスク信号を複数種類の論理演算機能のいずれ
かによって論理演算することにより第３のマスク信号を
発生する論理演算手段、前記論理演算の種類を選択する
選択手段、前記第３のマスク信号によって前記画像デー
タをゲートするゲート手段、および前記ゲート手段によ
ってゲートされた画像データを前記ラスタスキャンモニ
タに適合する映像信号に変換する映像信号発生手段を備
える、表示範囲制御装置、およびそれに用いられる外部
メモリ装置である。
画面上の或る範囲をマスクして、画像を表示するための
表示範囲制御装置であって、前記ラスタスキャンモニタ
の画面上の或る２点を示す第１の位置データを発生する
第１位置データ発生手段、前記ラスタスキャンモニタの
画面上の別の２点を示す第２の位置データを発生する第
２位置データ発生手段、画像データを発生する画像デー
タ発生手段、前記第１の位置データに基づいて第１のマ
スク信号を発生する第１マスク信号発生手段、前記第２
の位置データに基づいて第２のマスク信号を発生する第
２マスク信号発生手段、前記第１のマスク信号および前
記第２のマスク信号を複数種類の論理演算機能のいずれ
かによって論理演算することにより第３のマスク信号を
発生する論理演算手段、前記論理演算の種類を選択する
選択手段、前記第３のマスク信号によって前記画像デー
タをゲートするゲート手段、および前記ゲート手段によ
ってゲートされた画像データを前記ラスタスキャンモニ
タに適合する映像信号に変換する映像信号発生手段を備
える、表示範囲制御装置、およびそれに用いられる外部
メモリ装置である。
［作用］ 第１のマスク信号発生手段および第２のマスク信号発
生手段は、ラスタスキャンモニタの画面上の２点を示す
かつメモリ手段に記憶されているで第１および第２の位
置データの各々と、たとえばラスタスキャンモニタの画
面上の１ドット（ピクセル）に相当する信号でインクリ
メントされるカウンタのカウント値とを比較する。第１
および第２の位置データとカウント値とが一致する範囲
でハイレベルまたはローレベルの第１および第２マスク
信号が得られる。論理演算手段は、メモリ手段に記憶さ
れている選択信号に従って選択手段が選択した論理演算
機能で第１および第２のマスク信号を論理演算すること
によって第３のマスク信号を出力する。ゲート手段で
は、このマスク信号と画像データとをたとえばAND処理
することによって画像信号をゲートする。映像信号発生
手段は、ゲート手段を経た画像データに基づいてRGB信
号またはコンポジットビデオ信号を発生し、それを表示
装置たとえばラスタスキャンモニタに与える。したがっ
て、ラスタスキャンモニタの画面上においては、２点で
規定される範囲（画面部分）の内側または外側に画像が
表示される。
生手段は、ラスタスキャンモニタの画面上の２点を示す
かつメモリ手段に記憶されているで第１および第２の位
置データの各々と、たとえばラスタスキャンモニタの画
面上の１ドット（ピクセル）に相当する信号でインクリ
メントされるカウンタのカウント値とを比較する。第１
および第２の位置データとカウント値とが一致する範囲
でハイレベルまたはローレベルの第１および第２マスク
信号が得られる。論理演算手段は、メモリ手段に記憶さ
れている選択信号に従って選択手段が選択した論理演算
機能で第１および第２のマスク信号を論理演算すること
によって第３のマスク信号を出力する。ゲート手段で
は、このマスク信号と画像データとをたとえばAND処理
することによって画像信号をゲートする。映像信号発生
手段は、ゲート手段を経た画像データに基づいてRGB信
号またはコンポジットビデオ信号を発生し、それを表示
装置たとえばラスタスキャンモニタに与える。したがっ
て、ラスタスキャンモニタの画面上においては、２点で
規定される範囲（画面部分）の内側または外側に画像が
表示される。
この発明によれば、たとえばメモリカートリッジのよ
うな外部メモリ装置に２点の位置データを設定するだけ
でマスク信号を作ることができ、したがって、簡単な構
成でウインドウ表示を達成することができる。そして、
位置データに基づいてマスク信号を作るようにしている
ので、従来技術に比べて、複雑な形状のウインドウを簡
単に形成できるばかりでなく、ウインドウを画面上に瞬
時に形成することができる。しかも、マスク信号で画像
データをゲートするようにしているため、スクリーンRA
M等を書き換える必要がなく、したがって、CPUの負担が
軽減され、特に安価なことが条件であるテレビゲーム機
に好適する。
うな外部メモリ装置に２点の位置データを設定するだけ
でマスク信号を作ることができ、したがって、簡単な構
成でウインドウ表示を達成することができる。そして、
位置データに基づいてマスク信号を作るようにしている
ので、従来技術に比べて、複雑な形状のウインドウを簡
単に形成できるばかりでなく、ウインドウを画面上に瞬
時に形成することができる。しかも、マスク信号で画像
データをゲートするようにしているため、スクリーンRA
M等を書き換える必要がなく、したがって、CPUの負担が
軽減され、特に安価なことが条件であるテレビゲーム機
に好適する。
この発明の上述の目的，その他の目的，特徴および利
点は、図面を参照して行う以下の実施例の詳細な説明か
ら一層明らかとなろう。
点は、図面を参照して行う以下の実施例の詳細な説明か
ら一層明らかとなろう。
第１図を参照して、この実施例のビデオプロセサ10は
CPU12に結合され、CPU12は、たとえば着脱式のメモリカ
ートリッジからなるプログラム記憶装置14からのプログ
ラムデータに従って、CPUインタフェース16を通して、
そのプログラムに従ってラスタスキャンモニタ18の画面
上に画像が表示されるように、ビデオプロセサ10の各コ
ンポーネントに必要のデータを与える。このようなCPU1
2としては、たとえば16ビットのマイクロプロセサが利
用される。
CPU12に結合され、CPU12は、たとえば着脱式のメモリカ
ートリッジからなるプログラム記憶装置14からのプログ
ラムデータに従って、CPUインタフェース16を通して、
そのプログラムに従ってラスタスキャンモニタ18の画面
上に画像が表示されるように、ビデオプロセサ10の各コ
ンポーネントに必要のデータを与える。このようなCPU1
2としては、たとえば16ビットのマイクロプロセサが利
用される。
プログラム記憶装置14は、たとえばゲームの実行に必
要なプログラムデータおよびそのゲームのための動画キ
ャラクタおよび背景画キャラクタのキャラクタデータが
予め記憶されたメモリを含む。第２図に示すように、プ
ログラムデータは典型的にはROMによって構成されるプ
ログラムメモリ14aに記憶され、キャラクタデータは典
型的にはRAMによって構成されるキャラクタメモリ14bに
記憶される。プログラムメモリ14aには、ゲームの実行
に必要な他のプログラムとともに、ウインドウプログラ
ムが含まれ、このウインドウプログラムは、第１ウイン
ドウイネーブル信号WAEN、第２ウインドウイネーブル信
号WBEN、第１ウインドウ位置データWAP1,2、第２ウイン
ドウ位置データWBP1,2、第１ウインドウ内外指定データ
WAIO、第２ウインドウ内外指定データWBIO、および選択
データWLS1,2等を含む。
要なプログラムデータおよびそのゲームのための動画キ
ャラクタおよび背景画キャラクタのキャラクタデータが
予め記憶されたメモリを含む。第２図に示すように、プ
ログラムデータは典型的にはROMによって構成されるプ
ログラムメモリ14aに記憶され、キャラクタデータは典
型的にはRAMによって構成されるキャラクタメモリ14bに
記憶される。プログラムメモリ14aには、ゲームの実行
に必要な他のプログラムとともに、ウインドウプログラ
ムが含まれ、このウインドウプログラムは、第１ウイン
ドウイネーブル信号WAEN、第２ウインドウイネーブル信
号WBEN、第１ウインドウ位置データWAP1,2、第２ウイン
ドウ位置データWBP1,2、第１ウインドウ内外指定データ
WAIO、第２ウインドウ内外指定データWBIO、および選択
データWLS1,2等を含む。
第１ウインドウ位置データWAP1,2および第２ウインド
ウ位置データWBP1,2が固定であれば第16図のように舞台
の幕のようなウインドウとなるが、こられの位置データ
をCPUが（RTの１水平ライン毎に変更するこにより、た
とえば第３図に示すようなウインドウWAおよびWBが設定
可能となり、そのウインドウWAおよび／またはWBの内側
または外側において、画像をマスクすることができる。
各ライン毎に設定される第１ウインドウ位置データWAP1
およびWAP2は、第１ウインドウWAの左端位置および右端
位置を示すデータであり、第２ウインドウ位置データWB
P1およびWBP2は第２ウインドウWBの左端位置および右端
位置を示すデータである。そして、第１ウインドウ内外
指定データWAPIOおよび第２ウインドウ内外指定データW
BIOは、それぞれ、第１ウインドウWAおよび第２ウイン
ドウWBの内側か外側かを示す１ビットのデータである。
第１ウインドウWAをイネーブルするとき第１ウインドウ
ネーブル信号WAENが、第２ウインドウWBをイネーブルす
るとき第２ウインドウイネーブル信号WBENが、それぞれ
“1"（または“0"）のビットのデータとして設定され
る。なお、選択データWLS1およびWSL2は後述のマルチプ
レクサの選択制御信号として利用される。
ウ位置データWBP1,2が固定であれば第16図のように舞台
の幕のようなウインドウとなるが、こられの位置データ
をCPUが（RTの１水平ライン毎に変更するこにより、た
とえば第３図に示すようなウインドウWAおよびWBが設定
可能となり、そのウインドウWAおよび／またはWBの内側
または外側において、画像をマスクすることができる。
各ライン毎に設定される第１ウインドウ位置データWAP1
およびWAP2は、第１ウインドウWAの左端位置および右端
位置を示すデータであり、第２ウインドウ位置データWB
P1およびWBP2は第２ウインドウWBの左端位置および右端
位置を示すデータである。そして、第１ウインドウ内外
指定データWAPIOおよび第２ウインドウ内外指定データW
BIOは、それぞれ、第１ウインドウWAおよび第２ウイン
ドウWBの内側か外側かを示す１ビットのデータである。
第１ウインドウWAをイネーブルするとき第１ウインドウ
ネーブル信号WAENが、第２ウインドウWBをイネーブルす
るとき第２ウインドウイネーブル信号WBENが、それぞれ
“1"（または“0"）のビットのデータとして設定され
る。なお、選択データWLS1およびWSL2は後述のマルチプ
レクサの選択制御信号として利用される。
このようなプログラムデータがプログラム記憶装置14
からCPU12によって読み出され、CPUインタフェース16を
通して出力される。CPUインタフェース16は、CPU12のア
ドレスバスからアドレスデータを受けるアドレスデコー
ダ20およびCPU12のデータバスからデータを受けるデー
タラッチ22を含む。アドレスデコーダ20はCPU12からの
アドレスをデコードして第４図に示す各ラッチのラッチ
イネーブル信号を出力する。これらラッチイネーブル信
号がゲート回路24を構成するANDゲート24a−24eのそれ
ぞれの一方入力に与えられる、ANDゲート24a−24eのそ
れぞれの他方入力には、CPU12からの書込信号/WRITEが
インバータによって反転されて与えられる。この書込信
号/WRITEの反転信号はまたデータラッチ22にも与えら
れ、ラッチ信号として作用する。
からCPU12によって読み出され、CPUインタフェース16を
通して出力される。CPUインタフェース16は、CPU12のア
ドレスバスからアドレスデータを受けるアドレスデコー
ダ20およびCPU12のデータバスからデータを受けるデー
タラッチ22を含む。アドレスデコーダ20はCPU12からの
アドレスをデコードして第４図に示す各ラッチのラッチ
イネーブル信号を出力する。これらラッチイネーブル信
号がゲート回路24を構成するANDゲート24a−24eのそれ
ぞれの一方入力に与えられる、ANDゲート24a−24eのそ
れぞれの他方入力には、CPU12からの書込信号/WRITEが
インバータによって反転されて与えられる。この書込信
号/WRITEの反転信号はまたデータラッチ22にも与えら
れ、ラッチ信号として作用する。
CPU12からデータバスに第１ウインドウ左端位置デー
タWAP1が出力されるとき、アドレスバスにはデータラッ
チ28を指定するアドレスが出力され、アドレスデコーダ
20からゲート回路24のANDゲート26fに“1"が出力され
る。したがって、データラッチ22にラッチされた第１ウ
インドウ左端位置データWAP1が、データラッチ28にラッ
チされる。同じようにして、第１ウインドウ右端位置デ
ータWAP2,第２ウインドウ左端位置データWBP1および第
２ウインドウ右端位置データWBP2が、アドレスデコーダ
20からの出力すなわちANDゲート26g,26hおよび26iから
の信号に応答してデータラッチ30,32および34にラッチ
される。
タWAP1が出力されるとき、アドレスバスにはデータラッ
チ28を指定するアドレスが出力され、アドレスデコーダ
20からゲート回路24のANDゲート26fに“1"が出力され
る。したがって、データラッチ22にラッチされた第１ウ
インドウ左端位置データWAP1が、データラッチ28にラッ
チされる。同じようにして、第１ウインドウ右端位置デ
ータWAP2,第２ウインドウ左端位置データWBP1および第
２ウインドウ右端位置データWBP2が、アドレスデコーダ
20からの出力すなわちANDゲート26g,26hおよび26iから
の信号に応答してデータラッチ30,32および34にラッチ
される。
そして、ゲート回路24のANDゲート24aに“1"が出力さ
れるとき、データラッチ26には、第４図に図示しかつ先
に説明したような、CPU12がプログラムデータ記憶装置1
4から読み出したそれぞれのデータないし信号がラッチ
されるが、ここでは繰り返しは省略する。
れるとき、データラッチ26には、第４図に図示しかつ先
に説明したような、CPU12がプログラムデータ記憶装置1
4から読み出したそれぞれのデータないし信号がラッチ
されるが、ここでは繰り返しは省略する。
画像データ記憶装置36はたとえばSRAM（Static Rando
m Access Memory）からなりかつスクリーンRAMおよびキ
ャラクタRAMを含み、キャラクタRAMにはプログラム記憶
装置14のキャラクタメモリ14bからのグラフィックデー
タ（ドットデータ）がCPU12およびCPIインタフェース16
を通して転送される。
m Access Memory）からなりかつスクリーンRAMおよびキ
ャラクタRAMを含み、キャラクタRAMにはプログラム記憶
装置14のキャラクタメモリ14bからのグラフィックデー
タ（ドットデータ）がCPU12およびCPIインタフェース16
を通して転送される。
ビデオプロセサ10は、タイミング信号発生回路38を含
み、このタイミング信号発生回路38は、たとえば21.477
27MHzの基本クロックを受け、この基本クロックをたと
えばカウンタ，デコーダ，論理回路等で処理することに
よって、必要なタイミング信号を作成し、このビデオプ
ロセサ10に含まれる各コンポーネントに与える。たとえ
ば、基本クロックが1/2分周されると、タイミング信号/
10M（この明細書において“/"は反転を意味する）が得
られる。このタイミング信号/10Mがさらに1/2分周され
た信号がラスタスキャンモニタ18の画面上の１ドット
（ピクセル）の表示間に相当するタイミング信号/5Mと
なる。したがって、このタイミング信号/5Mをカウント
することによって、モニタ18の画面上の垂直方向の位置
（Ｖ位置）および水平方向の位置（Ｈ位置）を示すＶ位
置データVpおよびＨ位置データHpが得られる。タイミン
グ信号発生回路38は、さらに、このＶ位置データVpおよ
びＨ位置データHpに基づいて、ラスタスキャンモニタ18
に必要な同期信号VsyncおよびHsyncを作成し、これを後
述の映像信号作成回路に与える。そして、タイミング信
号発生回路38は、各水平スキャンの開始時に“1"となる
タイミング信号WCLDを出力する。信号WCLDは後述のマス
ク信号発生回路に与えられる。
み、このタイミング信号発生回路38は、たとえば21.477
27MHzの基本クロックを受け、この基本クロックをたと
えばカウンタ，デコーダ，論理回路等で処理することに
よって、必要なタイミング信号を作成し、このビデオプ
ロセサ10に含まれる各コンポーネントに与える。たとえ
ば、基本クロックが1/2分周されると、タイミング信号/
10M（この明細書において“/"は反転を意味する）が得
られる。このタイミング信号/10Mがさらに1/2分周され
た信号がラスタスキャンモニタ18の画面上の１ドット
（ピクセル）の表示間に相当するタイミング信号/5Mと
なる。したがって、このタイミング信号/5Mをカウント
することによって、モニタ18の画面上の垂直方向の位置
（Ｖ位置）および水平方向の位置（Ｈ位置）を示すＶ位
置データVpおよびＨ位置データHpが得られる。タイミン
グ信号発生回路38は、さらに、このＶ位置データVpおよ
びＨ位置データHpに基づいて、ラスタスキャンモニタ18
に必要な同期信号VsyncおよびHsyncを作成し、これを後
述の映像信号作成回路に与える。そして、タイミング信
号発生回路38は、各水平スキャンの開始時に“1"となる
タイミング信号WCLDを出力する。信号WCLDは後述のマス
ク信号発生回路に与えられる。
CPU12は、CPUインタフェース16を介して、プログラム
メモリ14aから画像データ記憶装置36の背景パターンデ
ータ領域に背景画のパターンデータを書き込み、キャラ
クタメモリ14bから画像データ記憶装置36のグラフィッ
クデータエリアにグラフィックデータを書き込む。背景
画データ発生回路40は、前記画像データ記憶装置36の背
景パターンデータ領域から背景画（静止画）のパターン
データ（キャラクタコード）を読み出し、そのパターン
データに基づいて、画像データ記憶装置36から背景画の
グラフィックデータを読み出し、それを背景画データBG
1,BG2,BG3およびBG4として出力する。すなわち、画像デ
ータ記憶装置36の背景パターンデータ領域には第６図に
示す背景画パターンデータがキャラクタ毎に記憶され
る。１つのキャラクタを示す背景パターンデータは、10
ビットのネームデータ（キャラクタコード）,3ビットの
属性データ,1ビットの優先データおよび２ビットのフリ
ップデータが含まれる。背景画データ発生回路40では、
タイミング信号発生回路38からのＨ位置データHpおよび
Ｖ位置データVpに基づいて、ラスタスキャンモニタ18の
画面上の各ライン位置に対応する画像データ記憶装置36
内の背景パターン領域のアドレス値を算出し、そのアド
レス値によって指定される画像データ記憶装置36から、
先のネームデータで表されるキャラクタを構成するグラ
フィックデータ（ドットデータ）が出力される。複数の
背景画セルを表示する場合、セルの数に応じて上述のネ
ームデータおよび優先データの読み出しを繰り返し、そ
れぞれの背景画セルに対応するドットデータを優先デー
タとともに出力する。この実施例では、４つのセルの背
景画が同時に出力できるため、この背景画データ発生回
路40からは、第1,第2,第３および第４の背景画データBG
1,BG2,BG3およびBG4が出力される。
メモリ14aから画像データ記憶装置36の背景パターンデ
ータ領域に背景画のパターンデータを書き込み、キャラ
クタメモリ14bから画像データ記憶装置36のグラフィッ
クデータエリアにグラフィックデータを書き込む。背景
画データ発生回路40は、前記画像データ記憶装置36の背
景パターンデータ領域から背景画（静止画）のパターン
データ（キャラクタコード）を読み出し、そのパターン
データに基づいて、画像データ記憶装置36から背景画の
グラフィックデータを読み出し、それを背景画データBG
1,BG2,BG3およびBG4として出力する。すなわち、画像デ
ータ記憶装置36の背景パターンデータ領域には第６図に
示す背景画パターンデータがキャラクタ毎に記憶され
る。１つのキャラクタを示す背景パターンデータは、10
ビットのネームデータ（キャラクタコード）,3ビットの
属性データ,1ビットの優先データおよび２ビットのフリ
ップデータが含まれる。背景画データ発生回路40では、
タイミング信号発生回路38からのＨ位置データHpおよび
Ｖ位置データVpに基づいて、ラスタスキャンモニタ18の
画面上の各ライン位置に対応する画像データ記憶装置36
内の背景パターン領域のアドレス値を算出し、そのアド
レス値によって指定される画像データ記憶装置36から、
先のネームデータで表されるキャラクタを構成するグラ
フィックデータ（ドットデータ）が出力される。複数の
背景画セルを表示する場合、セルの数に応じて上述のネ
ームデータおよび優先データの読み出しを繰り返し、そ
れぞれの背景画セルに対応するドットデータを優先デー
タとともに出力する。この実施例では、４つのセルの背
景画が同時に出力できるため、この背景画データ発生回
路40からは、第1,第2,第３および第４の背景画データBG
1,BG2,BG3およびBG4が出力される。
動画データ発生回路42は、図示しないがOAM（Object
Attribite Memory）を含み、このOAMは合計78個のオブ
ジェクトデータ（属性データ）を記憶する。このオブジ
ェクトデータは、第７図に示すように、合計34ビットか
らなり、９ビットのオブジェクト指定データ（ネームデ
ータ）,8ビットのV,位置データ,9ビットのＨ位置デー
タ,3ビットのカラーデータ。２ビットの優先データ,2ビ
ットのフリップデータおよび１ビットのサイズ選択デー
タを含む。OAMから読み出し出されたオブジェクトデー
タに含まれるネームデータおよび位置データならびにタ
イミング信号発生回路38からのＶ位置データに基づい
て、画像データ記憶装置36内のキャラクタデータ領域が
アドレス指定され、したがって、画像データ記憶装置36
からは、そのキャラクタのグラフィックデータ（ドット
データ）および優先データが出力される。このようにし
て、動画発生回路60からは動画データOBJが出力され
る。
Attribite Memory）を含み、このOAMは合計78個のオブ
ジェクトデータ（属性データ）を記憶する。このオブジ
ェクトデータは、第７図に示すように、合計34ビットか
らなり、９ビットのオブジェクト指定データ（ネームデ
ータ）,8ビットのV,位置データ,9ビットのＨ位置デー
タ,3ビットのカラーデータ。２ビットの優先データ,2ビ
ットのフリップデータおよび１ビットのサイズ選択デー
タを含む。OAMから読み出し出されたオブジェクトデー
タに含まれるネームデータおよび位置データならびにタ
イミング信号発生回路38からのＶ位置データに基づい
て、画像データ記憶装置36内のキャラクタデータ領域が
アドレス指定され、したがって、画像データ記憶装置36
からは、そのキャラクタのグラフィックデータ（ドット
データ）および優先データが出力される。このようにし
て、動画発生回路60からは動画データOBJが出力され
る。
優先順位回路44は、動画や背景画が重なったとき優先
データだ表される優先順位のより高いデータを出力する
ための回路であり、具体的には第８図に示すように構成
される。すなわち、優先順位回路44は透明検出回路46a,
46b,46c,46dおよび46eを含み、これらはそれぞれ動画デ
ータOBJ,背景画データBG1,BG2,BG3およびBG4に対応す
る。なお、これら透明検出回路46a−46eは同じ回路構成
を有しかつ第９図においては透明検出回路46aのみが他
を代表して詳細に示されているため、ここでは透明検出
回路46aを説明し、他の透明検出回路46b−46eについて
の詳細な説明は省略する。
データだ表される優先順位のより高いデータを出力する
ための回路であり、具体的には第８図に示すように構成
される。すなわち、優先順位回路44は透明検出回路46a,
46b,46c,46dおよび46eを含み、これらはそれぞれ動画デ
ータOBJ,背景画データBG1,BG2,BG3およびBG4に対応す
る。なお、これら透明検出回路46a−46eは同じ回路構成
を有しかつ第９図においては透明検出回路46aのみが他
を代表して詳細に示されているため、ここでは透明検出
回路46aを説明し、他の透明検出回路46b−46eについて
の詳細な説明は省略する。
透明検出回路46aはORゲート48を含み、そのORゲート4
8の各入力には、動画データOBJの各ビットが与えられ、
このORゲート48の出力が透明検出信号としてプライオリ
ティ回路50に与えられる。透明検出回路46aは、さらに
それぞれ動画データOBJの各ビットを受けるトライステ
ートゲート52を含む。動画データOBJの各ビットがすべ
て“0"のとき、動画を表示しない状態すなわち動画が透
明であると定義されているので、プライオリティ回路50
では、透明検出回路46a−46eに含まれるORゲート48の出
力“1"のデータについてのみ、優先順位を決定する。ト
ライステートゲート52は、優先順位回路44に個別に入力
されている動画データOBJおよび背景画データBG1,BG2,B
G3およびBG4を１つの複合画像データとして出力するた
めのものである。すなわち、プライオリティ回路50にお
いて、透明検出回路46a−46eの出力“1"のデータのうち
最優先のデータを検出し、その複合画像データ識別信号
を“0"にすることによって、最優先の画像データを出力
する。たとえば、動画データOBJの優先データがその動
画データが最優先に表示されるべきであると設定されて
いて、透明検出回路46aのORゲート48の出力が“1"の場
合、プライオリティ回路50から出力される/OBJSELが
“0"となり、他の複合画像データ識別信号BG1SEL,/BG2S
EL,/BG3SEL,/BG4SELおよび/BACがいずれも“1"として出
力される。これによって、透明検出回路46aに含まれる
トライステートゲート52が開き、この優先順位回路44か
らは動画データOBJのみが出力される。
8の各入力には、動画データOBJの各ビットが与えられ、
このORゲート48の出力が透明検出信号としてプライオリ
ティ回路50に与えられる。透明検出回路46aは、さらに
それぞれ動画データOBJの各ビットを受けるトライステ
ートゲート52を含む。動画データOBJの各ビットがすべ
て“0"のとき、動画を表示しない状態すなわち動画が透
明であると定義されているので、プライオリティ回路50
では、透明検出回路46a−46eに含まれるORゲート48の出
力“1"のデータについてのみ、優先順位を決定する。ト
ライステートゲート52は、優先順位回路44に個別に入力
されている動画データOBJおよび背景画データBG1,BG2,B
G3およびBG4を１つの複合画像データとして出力するた
めのものである。すなわち、プライオリティ回路50にお
いて、透明検出回路46a−46eの出力“1"のデータのうち
最優先のデータを検出し、その複合画像データ識別信号
を“0"にすることによって、最優先の画像データを出力
する。たとえば、動画データOBJの優先データがその動
画データが最優先に表示されるべきであると設定されて
いて、透明検出回路46aのORゲート48の出力が“1"の場
合、プライオリティ回路50から出力される/OBJSELが
“0"となり、他の複合画像データ識別信号BG1SEL,/BG2S
EL,/BG3SEL,/BG4SELおよび/BACがいずれも“1"として出
力される。これによって、透明検出回路46aに含まれる
トライステートゲート52が開き、この優先順位回路44か
らは動画データOBJのみが出力される。
なお、複合画像データ識別信号/BACKは、動画データO
BJも背景画データBG1−BG4も出力されていないことを示
す信号であり、この場合にはバックカラーが表示され
る。
BJも背景画データBG1−BG4も出力されていないことを示
す信号であり、この場合にはバックカラーが表示され
る。
ここで、マスク信号発生回路54について説明する。マ
スク信号発生回路54はラスタスキャンモニタ18の画面上
のカラーウインドウ範囲を設定するための信号MASKを出
力するための回路である。具体的には第９図に示すよう
に構成され、このマスク信号発生回路54はカウンタ56を
含み、カウンタ56のクロック入力としてはタイミング信
号発生回路38からのタイミング信号5Mが与えられる。し
たがって、カウンタ56は、ラスタスキャンモニタ18の画
面上の１ドット毎にそのカウンタ値が更新される。カウ
ンタ56のリセット入力にはタイミング信号発生回路38か
らの信号WCLDが与えられ、したがってカウンタ56は各水
平走査の開始毎にリセットされ、クロック信号5Mによっ
て順次インクリメントされる。
スク信号発生回路54はラスタスキャンモニタ18の画面上
のカラーウインドウ範囲を設定するための信号MASKを出
力するための回路である。具体的には第９図に示すよう
に構成され、このマスク信号発生回路54はカウンタ56を
含み、カウンタ56のクロック入力としてはタイミング信
号発生回路38からのタイミング信号5Mが与えられる。し
たがって、カウンタ56は、ラスタスキャンモニタ18の画
面上の１ドット毎にそのカウンタ値が更新される。カウ
ンタ56のリセット入力にはタイミング信号発生回路38か
らの信号WCLDが与えられ、したがってカウンタ56は各水
平走査の開始毎にリセットされ、クロック信号5Mによっ
て順次インクリメントされる。
カウンタ56の出力（カウント値）は第１ウインドウ回
路58aおよび第２ウインドウ回路58bに与えられる。ただ
し、第９図では、第１ウインドウ回路58aのみが詳細に
図示されかつ両者は同様の構成であるため、ここではす
ちウインドウ回路58aについて説明する。
路58aおよび第２ウインドウ回路58bに与えられる。ただ
し、第９図では、第１ウインドウ回路58aのみが詳細に
図示されかつ両者は同様の構成であるため、ここではす
ちウインドウ回路58aについて説明する。
第１ウインドウ回路58aは２つの一致検出回路60およ
び62を含み、カウンタ56のカウンタ値がこの一致検出回
路60および62のそれぞれの一方入力に与えられる。一致
検出回路60および62のそれぞれの他方入力には、CPUイ
ンタフェース16のデータラッチ28および30からの第１ウ
インドウ左端第１データWAP1およびWAP2が与えられる。
一致検出回路60は、左端位置データWAP1とカウンタ56の
カウント値とを比較し、両者が一致した時点でRS−FF64
にセット入力を与える。同じように、一致検出回路62
は、カウンタ56のカウンタ値と右端位置データWAP2とを
比較し、両者が一致した時点でRS−FP66をセットする。
RS−FF64および66はカウンタ56と同様に信号WCLDによっ
てリセットされているので、それぞれセット入力が与え
られた時点で出力Ｑが“1"となる。ただし、RS−FF66か
らは、出力/Qが出力されるので、セット入力が与えられ
た時点で出力が“0"となる。
び62を含み、カウンタ56のカウンタ値がこの一致検出回
路60および62のそれぞれの一方入力に与えられる。一致
検出回路60および62のそれぞれの他方入力には、CPUイ
ンタフェース16のデータラッチ28および30からの第１ウ
インドウ左端第１データWAP1およびWAP2が与えられる。
一致検出回路60は、左端位置データWAP1とカウンタ56の
カウント値とを比較し、両者が一致した時点でRS−FF64
にセット入力を与える。同じように、一致検出回路62
は、カウンタ56のカウンタ値と右端位置データWAP2とを
比較し、両者が一致した時点でRS−FP66をセットする。
RS−FF64および66はカウンタ56と同様に信号WCLDによっ
てリセットされているので、それぞれセット入力が与え
られた時点で出力Ｑが“1"となる。ただし、RS−FF66か
らは、出力/Qが出力されるので、セット入力が与えられ
た時点で出力が“0"となる。
RS−FF64出力ＱおよびRS−FF66の出力Ｑの反転がAND
ゲート68に与えられる。したがって、ANDゲート68は、
各水平走査毎に、第１ウインドウ左端位置データに相当
するタイミングから右端位置データに相当するタイミン
グまで“1"を出力する。ANDゲート68出力はCPUインタフ
ェース16から与えられる第１ウインドウ内外指定信号WA
IOとともにイクスクルーシブORゲート70に与えられる。
イクスクルーシブORゲート70は信号WAIOが“1"のときAN
Dゲート68出力を反転し、それをORゲート72の一方入力
に与える。ORゲート72の他方入力にはCPUインタフェー
ス16から与えられる第１のウインドウイネーブル信号WA
ENがインバータによって反転されて与えられる。したが
って、ORゲート72からは、信号WAENが“1"のとき、AND
ゲート68の出力が“1"の期間“1"を出力する。
ゲート68に与えられる。したがって、ANDゲート68は、
各水平走査毎に、第１ウインドウ左端位置データに相当
するタイミングから右端位置データに相当するタイミン
グまで“1"を出力する。ANDゲート68出力はCPUインタフ
ェース16から与えられる第１ウインドウ内外指定信号WA
IOとともにイクスクルーシブORゲート70に与えられる。
イクスクルーシブORゲート70は信号WAIOが“1"のときAN
Dゲート68出力を反転し、それをORゲート72の一方入力
に与える。ORゲート72の他方入力にはCPUインタフェー
ス16から与えられる第１のウインドウイネーブル信号WA
ENがインバータによって反転されて与えられる。したが
って、ORゲート72からは、信号WAENが“1"のとき、AND
ゲート68の出力が“1"の期間“1"を出力する。
同様に第２ウインドウ回路58bからもORゲート出力か
ら得られる。これらORゲートの出力がORゲート74,ANDゲ
ート76,イクスクルーシブORゲート78およびイクスクル
ーシブNORゲート80のそれぞれの２入力として与えられ
る。これら各ゲート74−80の出力がマルチプレクサ82に
与えられる。
ら得られる。これらORゲートの出力がORゲート74,ANDゲ
ート76,イクスクルーシブORゲート78およびイクスクル
ーシブNORゲート80のそれぞれの２入力として与えられ
る。これら各ゲート74−80の出力がマルチプレクサ82に
与えられる。
また、CPUインタフェース16からの信号WAENおよびWBE
NがANDゲート84に与えられ、このANDゲート84の出力がA
NDゲート86および88のそれぞれの一方入力に与えられ
る。ANDゲート86の他方入力にはCPUインタフェース16か
らの制御信号WLS1が与えられ、ANDゲート88の他方入力
には制御信号WLS2が与えられる。そして、ANDゲート86
および88の出力が、それぞれ、マルチプレクサ82の選択
信号ＡおよびＢとして与えられる。
NがANDゲート84に与えられ、このANDゲート84の出力がA
NDゲート86および88のそれぞれの一方入力に与えられ
る。ANDゲート86の他方入力にはCPUインタフェース16か
らの制御信号WLS1が与えられ、ANDゲート88の他方入力
には制御信号WLS2が与えられる。そして、ANDゲート86
および88の出力が、それぞれ、マルチプレクサ82の選択
信号ＡおよびＢとして与えられる。
マルチプレクサ82は、ゲート74−80からの４つの入力
から選択入力ＡおよびＢに従って１つを選択してマスク
信号MASKとして出力する。
から選択入力ＡおよびＢに従って１つを選択してマスク
信号MASKとして出力する。
上述の優先順位回路44からのｎビットの複合データは
ゲート90に入力される。このゲート90は第10図に示すよ
うに、複合データの各ビットをそれぞれの一方入力に受
けるANDゲート921−92nを含み、これらANDゲート921−9
2nのそれぞれの他方入力にはマスク信号発生回路54から
のマスク信号MASKが与えられる。したがって、ANDゲー
ト921−92nは、マスク信号MASK信号が“1"のとき、複合
画像データの各ビットを映像信号作成回路94に与える。
このようにして、複合画像データがゲート90によってゲ
ートされる。
ゲート90に入力される。このゲート90は第10図に示すよ
うに、複合データの各ビットをそれぞれの一方入力に受
けるANDゲート921−92nを含み、これらANDゲート921−9
2nのそれぞれの他方入力にはマスク信号発生回路54から
のマスク信号MASKが与えられる。したがって、ANDゲー
ト921−92nは、マスク信号MASK信号が“1"のとき、複合
画像データの各ビットを映像信号作成回路94に与える。
このようにして、複合画像データがゲート90によってゲ
ートされる。
この映像信号作成回路94には、タイミング信号発生回
路38からの同期信号HsyncおよびVsyncが与えられる。し
たがって、映像信号作成回路94においては、既によく知
られているように、ゲート90から出力される色R,Gおよ
びＢの各諧調データをRGB信号または同期信号を含むテ
レビジョンコンポジットビデオ信号に変換し、それをラ
スタスキャンモニタ18に与える。
路38からの同期信号HsyncおよびVsyncが与えられる。し
たがって、映像信号作成回路94においては、既によく知
られているように、ゲート90から出力される色R,Gおよ
びＢの各諧調データをRGB信号または同期信号を含むテ
レビジョンコンポジットビデオ信号に変換し、それをラ
スタスキャンモニタ18に与える。
プログラム記憶装置14のプログラムにおいて第１ウイ
ンドウWAまたは第２ウインドウWBのみを使用するように
設定されている場合には、CPUインタフェース16からの
信号WAENまたはWBENが“1"として設定される。このと
き、ANDゲート84の出力が“0"となる。したがって、AND
ゲート86および88の出力がともに“0"となり、マルチプ
レクサ82はORゲート74の出力をマスク信号MASKとして選
択する。したがって、第ウインドウWAのみをイネーブル
するとき、第11A図または第11B図においてハッチングで
示す部分においてマスク信号MASKが“1"となる。そのた
め、ラスタスキャンモニタ18の画面上においては、その
部分においてのみ画像すなわち動画または静止画（背景
画）が表示される。なお、第11A図は内外指定信号WAIO
が“1"のときを示し、第11B図は内外指定信号WAIOが
“0"のときを示す。
ンドウWAまたは第２ウインドウWBのみを使用するように
設定されている場合には、CPUインタフェース16からの
信号WAENまたはWBENが“1"として設定される。このと
き、ANDゲート84の出力が“0"となる。したがって、AND
ゲート86および88の出力がともに“0"となり、マルチプ
レクサ82はORゲート74の出力をマスク信号MASKとして選
択する。したがって、第ウインドウWAのみをイネーブル
するとき、第11A図または第11B図においてハッチングで
示す部分においてマスク信号MASKが“1"となる。そのた
め、ラスタスキャンモニタ18の画面上においては、その
部分においてのみ画像すなわち動画または静止画（背景
画）が表示される。なお、第11A図は内外指定信号WAIO
が“1"のときを示し、第11B図は内外指定信号WAIOが
“0"のときを示す。
また、第２ウインドウWBのみをイネーブルするとき、
第12A図または第12B図においてハッチングで示す部分に
おいてマスク信号MASKが“1"となる。そのため、ラスタ
スキャンモニタ18の画面上においては、その部分におい
てのみ画像が表示される。ただし、第12A図は内外指定
信号WBIOが“1"のときを示し、第12B図は内外指定信号W
BIOが“0"のときを示す。
第12A図または第12B図においてハッチングで示す部分に
おいてマスク信号MASKが“1"となる。そのため、ラスタ
スキャンモニタ18の画面上においては、その部分におい
てのみ画像が表示される。ただし、第12A図は内外指定
信号WBIOが“1"のときを示し、第12B図は内外指定信号W
BIOが“0"のときを示す。
もし、プログラム記憶装置14のプログラムメモリ14a
に２つのイネーブル信号WAENおよびWBENがともに“1"と
して設定されたとき、マルチプレクサ80は選択制御信号
WLS1およびWLS2に従ってANDゲート76の出力，イクスク
ルーシブORゲート78の出力またはイクスクルーシブNOR
ゲート80の出力を選択してマスク信号MASKを出力する。
この場合には、内外指定信号WAIOおよびWBIOはいずれも
“1"として設定される。
に２つのイネーブル信号WAENおよびWBENがともに“1"と
して設定されたとき、マルチプレクサ80は選択制御信号
WLS1およびWLS2に従ってANDゲート76の出力，イクスク
ルーシブORゲート78の出力またはイクスクルーシブNOR
ゲート80の出力を選択してマスク信号MASKを出力する。
この場合には、内外指定信号WAIOおよびWBIOはいずれも
“1"として設定される。
選択制御信号WLS1およびWLS2がともに“0"に設定され
たとき、マルチプレクサ82はANDゲート76の出力を選択
するが、この場合、第13図においてハッチングで示す範
囲において“1"のマスク信号MASKが出力される。そのた
め、ラスタスキャンモニタ18の画面上においては、その
範囲においてのみ画像が表示される。
たとき、マルチプレクサ82はANDゲート76の出力を選択
するが、この場合、第13図においてハッチングで示す範
囲において“1"のマスク信号MASKが出力される。そのた
め、ラスタスキャンモニタ18の画面上においては、その
範囲においてのみ画像が表示される。
選択制御信号WLS1が“0"として、また選択制御信号WL
S2が“1"として設定されたとき、マルチプレクサ82はイ
クスクルーシブORゲート78の出力を選択するが、この場
合、第14図においてハッチングで示す範囲において“1"
のマスク信号MASKが出力される。そのため、ラスタスキ
ャンモニタ18の画面上においては、その範囲においての
み画像が表示される。
S2が“1"として設定されたとき、マルチプレクサ82はイ
クスクルーシブORゲート78の出力を選択するが、この場
合、第14図においてハッチングで示す範囲において“1"
のマスク信号MASKが出力される。そのため、ラスタスキ
ャンモニタ18の画面上においては、その範囲においての
み画像が表示される。
選択制御信号WLS1およびWLS2がともに“1"に設定され
たとき、マルチプレクサ82はイクスクルーシブNORゲー
ト80の出力を選択する。この場合、第15図においてハッ
チングで示す範囲において“1"のマスク信号MASKが出力
される。そのため、ラスタスキャンモニタ18の画面上に
おいては、その範囲においてのみ画像が表示される。
たとき、マルチプレクサ82はイクスクルーシブNORゲー
ト80の出力を選択する。この場合、第15図においてハッ
チングで示す範囲において“1"のマスク信号MASKが出力
される。そのため、ラスタスキャンモニタ18の画面上に
おいては、その範囲においてのみ画像が表示される。
第１図はこの発明の一実施例を示すブロック図である。 第２図は第１図実施例のプログラム記憶装置に予め設定
されるプログラムデータの一例を示す図解図である。 第３図は第１図実施例においてカラーウインドウを形成
できることを示す図解図である。 第４図は第１図実施例のCPUインタフェースを示すブロ
ック図である。 第５図は第１図実施例のタイミング信号発生回路を示す
図解図である。 第６図は第１図実施例の背景パターンデータの一例を示
す図解図である。 第７図は第１図実施例のオブジェクトデータの一例を示
す図解図である。 第８図は第１図実施例の優先順位回路を示すブロックで
ある。 第９図は第１図実施例のマスク信号発生回路を示すブロ
ックである。 第10図は第１図実施例のゲートを示すブロック図であ
る。 第11A図および第11B図は、それぞれ、第１ウインドウの
みがイネーブルされた場合を示す図解図であり、第11A
図が内側を、第11B図が外側を示す。 第12A図および第12B図は、それぞれ、第２ウインドウの
みがイネーブルされた場合を示す図解図であり、第12A
図が内側を、第12B図が外側を示す。 第13図は第１ウインドウおよび第２ウインドウがAND態
様でイネーブルされた場合を示す図解図である。 第14図は第１ウインドウおよび第２ウインドウがイクス
クルーシブOR態様でイネーブルされた場合を示す図解図
である。 第15図は第１ウインドウおよび第２ウインドウがイクス
クルーシブNOR態様でイネーブルされた場合を示す図解
図である。 第16図はウインドウデータを固定した場合を示す図解図
である。 図において、10はビデオプロセサ、12はCPU、14はプロ
グラム記憶装置、16はCPUインタフェース、18はラスタ
スキャンモニタ、36は画像データ記憶装置、38はタイミ
ング信号発生回路、40は背景画データ発生回路、42は動
画データ発生回路、44は優先順位回路、54はマスク信号
発生回路、90はゲート、94は映像信号作成回路を示す。
されるプログラムデータの一例を示す図解図である。 第３図は第１図実施例においてカラーウインドウを形成
できることを示す図解図である。 第４図は第１図実施例のCPUインタフェースを示すブロ
ック図である。 第５図は第１図実施例のタイミング信号発生回路を示す
図解図である。 第６図は第１図実施例の背景パターンデータの一例を示
す図解図である。 第７図は第１図実施例のオブジェクトデータの一例を示
す図解図である。 第８図は第１図実施例の優先順位回路を示すブロックで
ある。 第９図は第１図実施例のマスク信号発生回路を示すブロ
ックである。 第10図は第１図実施例のゲートを示すブロック図であ
る。 第11A図および第11B図は、それぞれ、第１ウインドウの
みがイネーブルされた場合を示す図解図であり、第11A
図が内側を、第11B図が外側を示す。 第12A図および第12B図は、それぞれ、第２ウインドウの
みがイネーブルされた場合を示す図解図であり、第12A
図が内側を、第12B図が外側を示す。 第13図は第１ウインドウおよび第２ウインドウがAND態
様でイネーブルされた場合を示す図解図である。 第14図は第１ウインドウおよび第２ウインドウがイクス
クルーシブOR態様でイネーブルされた場合を示す図解図
である。 第15図は第１ウインドウおよび第２ウインドウがイクス
クルーシブNOR態様でイネーブルされた場合を示す図解
図である。 第16図はウインドウデータを固定した場合を示す図解図
である。 図において、10はビデオプロセサ、12はCPU、14はプロ
グラム記憶装置、16はCPUインタフェース、18はラスタ
スキャンモニタ、36は画像データ記憶装置、38はタイミ
ング信号発生回路、40は背景画データ発生回路、42は動
画データ発生回路、44は優先順位回路、54はマスク信号
発生回路、90はゲート、94は映像信号作成回路を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 西海 聡 京都府京都市東山区福稲上高松町60番地 任天堂株式会社内 (72)発明者 大槻 隆志 東京都大田区中馬込１丁目３番６号 株 式会社リコー内 (56)参考文献 特開 昭60−220387（ＪＰ，Ａ) 特開 昭62−204389（ＪＰ，Ａ) 特開 昭61−264381（ＪＰ，Ａ) 特開 平３−174676（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 5/36 G06T 11/00
Claims (4)
- 【請求項１】ラスタスキャンモニタの画面上の或る範囲
をマスクして、画像を表示するための表示範囲制御装置
であって、 前記ラスタスキャンモニタの画面上の或る２点を示す第
１の位置データを発生する第１位置データ発生手段、 前記ラスタスキャンモニタの画面上の別の２点を示す第
２の位置データを発生する第２位置データ発生手段、 画像データを発生する画像データ発生手段、 前記第１の位置データに基づいて第１のマスク信号を発
生する第１マスク信号発生手段、 前記第２の位置データに基づいて第２のマスク信号を発
生する第２マスク信号発生手段、 前記第１のマスク信号および前記第２のマスク信号を複
数種類の論理演算機能のいずれかによって論理演算する
ことにより第３のマスク信号を発生する論理演算手段、 前記論理演算の種類を選択する選択手段、 前記第３のマスク信号によって前記画像データをゲート
するゲート手段、および 前記ゲート手段によってゲートされた画像データを前記
ラスタスキャンモニタに適合する映像信号に変換する映
像信号発生手段を備える、表示範囲制御装置。 - 【請求項２】前記２点で規定される前記画面部分の内側
および外側の一方を指定する指定信号を出力する指定信
号出力手段をさらに備え、 前記第１および第２マスク信号発生手段は前記指定信号
に応じて前記画面部分の前記内側または外側をマスクす
るマスク信号を発生する、請求項１記載の表示範囲制御
装置。 - 【請求項３】ラスタスキャンモニタの画面上の或る範囲
をマスクして、画像を表示するための表示範囲制御装置
とともに用いる外部メモリ装置であって、 前記ラスタスキャンモニタの画面上の或る２点を示す第
１の位置データ、および前記ラスタスキャンモニタの画
面上の別の２点を示す第２の位置データを発生する第２
位置データ、ならびに論理演算の種類を選択する選択信
号を記憶するメモリ手段を備え、 前記表示範囲制御装置は、画像データを発生する画像デ
ータ発生手段、 前記第１の位置データに基づいて第１のマスク信号を発
生する第１マスク信号発生手段、前記第２の位置データ
に基づいて第２のマスク信号を発生する第２マスク信号
発生手段、前記選択信号に応じて論理演算の種類を選択
する選択手段、前記第１のマスク信号および前記第２の
マスク信号を前記選択手段によって選択された論理演算
機能によって論理演算することにより第３のマスク信号
を発生する論理演算手段、前記第３のマスク信号によっ
て前記画像データをゲートするゲート手段、および前記
ゲート手段によってゲートされた画像データを前記ラス
タスキャンモニタに適合する映像信号に変換する映像信
号発生手段を含む、外部メモリ装置。 - 【請求項４】前記メモリ手段は、前記マスク信号発生手
段によって前記画面部分の内側および外側の一方に相当
するマスク信号を発生させるために、前記２点で規定さ
れる前記画面部分の内側および外側の一方を指定する指
定信号をさらに記憶する、請求項３記載の外部メモリ装
置。
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