JPS5818743A - フレームメモリアクセス回路 - Google Patents
フレームメモリアクセス回路Info
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- JPS5818743A JPS5818743A JP56116647A JP11664781A JPS5818743A JP S5818743 A JPS5818743 A JP S5818743A JP 56116647 A JP56116647 A JP 56116647A JP 11664781 A JP11664781 A JP 11664781A JP S5818743 A JPS5818743 A JP S5818743A
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- frame memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、例えば髪形選定装置などに使用される映像
合成装置において常用されるフレームメモリ用ダイナミ
ックＲＡＭに対してＣＰＵからアクセスする方法および
回路の改良に関するものである。
合成装置において常用されるフレームメモリ用ダイナミ
ックＲＡＭに対してＣＰＵからアクセスする方法および
回路の改良に関するものである。
前述の映像合成装置においてフレームメモリ用ダイナミ
ックＲＡＭは映像表示装置であるテレビ受像機の同期信
号を基準として動作しているため、前記フレームメモリ
にメモリされた映像信号をディジタル処理するためにＣ
ＰＵからアクセスすることが困難である。このため、従
来、前記フレー特開昭Ｅ１８−１８７４３（２） ムメモリ用ダイナミックＲＡＭにメモリされた情報を一
度スタテイックＲＡＭに移した稜、ＣＰＵかもアクセス
し、ディジタル処理していた。しかしながら、従来のこ
の方法および回路ではスタティックＲＡＭを必要とする
ので、映像合成装置は回路構成が複雑になり、且つ高価
なものになっていた。
ックＲＡＭは映像表示装置であるテレビ受像機の同期信
号を基準として動作しているため、前記フレームメモリ
にメモリされた映像信号をディジタル処理するためにＣ
ＰＵからアクセスすることが困難である。このため、従
来、前記フレー特開昭Ｅ１８−１８７４３（２） ムメモリ用ダイナミックＲＡＭにメモリされた情報を一
度スタテイックＲＡＭに移した稜、ＣＰＵかもアクセス
し、ディジタル処理していた。しかしながら、従来のこ
の方法および回路ではスタティックＲＡＭを必要とする
ので、映像合成装置は回路構成が複雑になり、且つ高価
なものになっていた。
この発明は、前記映像合成装置においてフレームメモリ
をＣＰＵからアクセスする方法および回路を簡素化し、
前記アクセスを容易にすることを目的とするものである
。
をＣＰＵからアクセスする方法および回路を簡素化し、
前記アクセスを容易にすることを目的とするものである
。
この発明は、フレームメモリ用ダイナミックＲＡＭのク
ロックのクイミングでＣＰＵから前記フレームメモリ用
ダイナミックＲＡＭをアクセスさせ、前記ＣＰＵと前記
フレームメモリ用ダイナミックＲＡＭとの間にデータを
入出力させることを特徴とする。
ロックのクイミングでＣＰＵから前記フレームメモリ用
ダイナミックＲＡＭをアクセスさせ、前記ＣＰＵと前記
フレームメモリ用ダイナミックＲＡＭとの間にデータを
入出力させることを特徴とする。
以下、この発明の一実施例について図面を参照して説明
する。
する。
第１図において、
５
１はテレビ受像機などの映像表示装置である。
２はフレームメモリとして使用するダイナミックＲＡＭ
用クロックパルス発生回路である０３はアドレスカウン
タ、ＲＡＳ、ＣＡＳ、ＷＥ信号発生回路であり、ダイナ
ミックＲＡＭ用クロック発生回路２の出力、映像表示装
置ｌの垂直同期信号および水平同期信号を入力し、フレ
ームメモリ用ダイナミックＲＡＭ９を映像表示装置から
アクセスするためのＲＡＳ、ＣＡＳ、ＷＥ、アドレス信
号を発生する。
用クロックパルス発生回路である０３はアドレスカウン
タ、ＲＡＳ、ＣＡＳ、ＷＥ信号発生回路であり、ダイナ
ミックＲＡＭ用クロック発生回路２の出力、映像表示装
置ｌの垂直同期信号および水平同期信号を入力し、フレ
ームメモリ用ダイナミックＲＡＭ９を映像表示装置から
アクセスするためのＲＡＳ、ＣＡＳ、ＷＥ、アドレス信
号を発生する。
４はＣＰＵであｐ、ＷＥ倍信号出力し、切替信号発生回
路６からのレディー信号を入力して、アドレス信号を出
力する。また、データを入出力し、映像信号をディジタ
ル処理する。
路６からのレディー信号を入力して、アドレス信号を出
力する。また、データを入出力し、映像信号をディジタ
ル処理する。
５はＲＡＳ、ＣＡＳ、ＷＥ、アドレス信号発生回路であ
り、ＣＰＵからのアドレス信号およびＷＥ倍信号らびに
切替信号発生回路６からのＲＡＳ、ＣＡＳスタート信号
を入力する。また、切替信号発生回路６にＣＡＳ信号を
与えると共にフレームメモリ用ダイナミックＲＡＭ９を
ＣＰＵからアクｆ１６ セスするためＲＡＳ、ＣＡＳ、ＷＥおよびアドレス信号
を出力する。
り、ＣＰＵからのアドレス信号およびＷＥ倍信号らびに
切替信号発生回路６からのＲＡＳ、ＣＡＳスタート信号
を入力する。また、切替信号発生回路６にＣＡＳ信号を
与えると共にフレームメモリ用ダイナミックＲＡＭ９を
ＣＰＵからアクｆ１６ セスするためＲＡＳ、ＣＡＳ、ＷＥおよびアドレス信号
を出力する。
６は切替信号発生回路である。
７はＲＡＳ、ＣＡＳ、ＷＥ、アドレス信号切替スイッチ
回路であり、切替信号発生回路６からの切替信号により
、それぞれＣＰＵ側または映像表示装置側のＲＡＳ、Ｃ
ＡＳ、ＷＥ、アドレス信号を切替えてフレームメモリ用
ダイナミックＲＡＭに入力させる。
回路であり、切替信号発生回路６からの切替信号により
、それぞれＣＰＵ側または映像表示装置側のＲＡＳ、Ｃ
ＡＳ、ＷＥ、アドレス信号を切替えてフレームメモリ用
ダイナミックＲＡＭに入力させる。
８はデータ切替スイッチ回路であり、切替信号発生回路
６からの切替信号により、映像信号表示装置ｌからの出
力または入力をそれぞれその入力側または出力側に接続
する０また、ＣＰＵからの出力または入力をそれぞれそ
の入力側または出力側に接続する。
６からの切替信号により、映像信号表示装置ｌからの出
力または入力をそれぞれその入力側または出力側に接続
する０また、ＣＰＵからの出力または入力をそれぞれそ
の入力側または出力側に接続する。
９はフレームメモリ用ダイナミックＲＡＭであり、ＲＡ
Ｓ、ＣＡＳ、ＷＥ、アドレス信号切替スイッチ回路７か
らの出力を入力し、データ切替スイッチ回路８からの出
力または入力をそれぞれその入力側または出力側に接続
する。
Ｓ、ＣＡＳ、ＷＥ、アドレス信号切替スイッチ回路７か
らの出力を入力し、データ切替スイッチ回路８からの出
力または入力をそれぞれその入力側または出力側に接続
する。
／Ｉ６７
第２図は切替信号発生回路６の構成を示す図である。
ｌＯは第１のデータラッチであり、ＣＰＵ４からのＷＥ
信号１０１およびフレームメモリ用ダイナミックＲＡＭ
２からのクロックパルス１０２を入力し、第１のデータ
ラッチ出力１０３を出力する。この出力はＲＡＳ、ＣＡ
Ｓ、ＷＥ、アドレス発生回路５へ入力するＲＡＳ、ＣＡ
Ｓスタート信号ともなる。
信号１０１およびフレームメモリ用ダイナミックＲＡＭ
２からのクロックパルス１０２を入力し、第１のデータ
ラッチ出力１０３を出力する。この出力はＲＡＳ、ＣＡ
Ｓ、ＷＥ、アドレス発生回路５へ入力するＲＡＳ、ＣＡ
Ｓスタート信号ともなる。
１１はインバータであり、第１のデータラッチ出力１０
Ｂの極性を反転させる。
Ｂの極性を反転させる。
１２はＡＮＤ回路であり、ＣＰＵ４からのＷＥ信号１０
１．およびインバータ１１の出力を入力し、レディー信
号１０４を出力する。
１．およびインバータ１１の出力を入力し、レディー信
号１０４を出力する。
１３は第２のデータラッチであり、ＲＡＳ、ＣＡＳ、Ｗ
Ｅ、アドレス信号発生回路５からのＣＡＳ信号１０５お
よびクロックパルス１０２を入力し、第２のデータ２ソ
チ出力１０６を出力する。
Ｅ、アドレス信号発生回路５からのＣＡＳ信号１０５お
よびクロックパルス１０２を入力し、第２のデータ２ソ
チ出力１０６を出力する。
１４はＯＲ回路であり第１のデータラッチ出力１０３お
よび第２のデータラッチ出力１０６を入力し、切替信号
１０７を出力する。
よび第２のデータラッチ出力１０６を入力し、切替信号
１０７を出力する。
以上の構成に基き、その作用を説明する。
先ず、映像表示装置１がフレームメモリ用ダイナミック
ＲＡＭ９との間にデータをやりとりし、フレームメモリ
用ダイナミックＲＡＭＱ内のデータで映像表示する場合
および映像表示装置ｌ上の表示データをフレームメモリ
用ダイナミックＲＡＭにメモリする場合、切替信号発生
回路６からの切替信号１０７は出力していないので、ク
ロックパルス１０１と同期した映像表示装置ｌ側のＲＡ
Ｓ、ＣＡＳ、ＷＥ、アドレス信号はフレームメモリ用ダ
イナミックＲＡＭ９に入力する。また、映像信号表示装
置ｌの入出力はフレームメモリ用ダイナミックＲＡＭ９
の入出力に接続される。したがって、ＷＥ倍信号リード
状態であればフレームメモリ用ダイナミックＲＡＭ９の
データが読み出され、映像表示装置１で表示される。ま
た、ＷＥ倍信号ライト状態であれば、映像表示装置ｌで
表示されているデータがフレームメモリ用ダイナミック
ＲＡＭ９に書き込まれる。
ＲＡＭ９との間にデータをやりとりし、フレームメモリ
用ダイナミックＲＡＭＱ内のデータで映像表示する場合
および映像表示装置ｌ上の表示データをフレームメモリ
用ダイナミックＲＡＭにメモリする場合、切替信号発生
回路６からの切替信号１０７は出力していないので、ク
ロックパルス１０１と同期した映像表示装置ｌ側のＲＡ
Ｓ、ＣＡＳ、ＷＥ、アドレス信号はフレームメモリ用ダ
イナミックＲＡＭ９に入力する。また、映像信号表示装
置ｌの入出力はフレームメモリ用ダイナミックＲＡＭ９
の入出力に接続される。したがって、ＷＥ倍信号リード
状態であればフレームメモリ用ダイナミックＲＡＭ９の
データが読み出され、映像表示装置１で表示される。ま
た、ＷＥ倍信号ライト状態であれば、映像表示装置ｌで
表示されているデータがフレームメモリ用ダイナミック
ＲＡＭ９に書き込まれる。
扁 ９
次に、ＣＰＵ４とフレームメモリ用ダイナミックＲＡＭ
９との間にデータをやりとりする場合について述べる。
９との間にデータをやりとりする場合について述べる。
今、例えば、フレームメモリ用ダイナミックＲＡＭ９の
データを読み取り、ＣＰＵ４において処理するものとし
て、ＣＰＵ４から切替信号発生回路６に入力するリード
ライト信号ｌＯ１は第２図に示すようにリード状態にな
ったとする。一方、切替信号発生回路６にはダイナミッ
クＲＡＭ用クロックパルス発生回路２からクロックパル
ス１０２が入力する。これらの信号が第１のデータラッ
チｌＯに入力すると、ＷＥ倍信号立上り後、初めてのク
ロックパルスで立ち上り、ＷＥ倍信号立下り後、初めて
のクロックパル鳶ち下る、第１のデータラッチ出力１０
３が出力する。
データを読み取り、ＣＰＵ４において処理するものとし
て、ＣＰＵ４から切替信号発生回路６に入力するリード
ライト信号ｌＯ１は第２図に示すようにリード状態にな
ったとする。一方、切替信号発生回路６にはダイナミッ
クＲＡＭ用クロックパルス発生回路２からクロックパル
ス１０２が入力する。これらの信号が第１のデータラッ
チｌＯに入力すると、ＷＥ倍信号立上り後、初めてのク
ロックパルスで立ち上り、ＷＥ倍信号立下り後、初めて
のクロックパル鳶ち下る、第１のデータラッチ出力１０
３が出力する。
この出力の一部はインバータ１１に入力して極性反転し
、更にＡＮＤ回路１２に入力して、ＷＥ信号１０１との
ＡＮＤをとってレディー信号１０４となって出力し、Ｃ
ＰＵ４に入力する。また、もう一部はＲＡＳ、ＣＡＳス
タート信号としてＲＡＳ、ＣＡＳ、ＷＥ、アドレス信号
発生回路５に入１０ 力する。
、更にＡＮＤ回路１２に入力して、ＷＥ信号１０１との
ＡＮＤをとってレディー信号１０４となって出力し、Ｃ
ＰＵ４に入力する。また、もう一部はＲＡＳ、ＣＡＳス
タート信号としてＲＡＳ、ＣＡＳ、ＷＥ、アドレス信号
発生回路５に入１０ 力する。
ＲＡＳ、ＣＡＳ、ＷＥ、アドレス信号発生回路５には、
ダイナミックＲＡＭ用のクロックパルス１０２が入力し
ており、クロックパルス１０２と同期してＲＡＳ、ＣＡ
Ｓ信号が発生する。第１のデータラッチ出力１（１８の
立上りよりｔｄだけ遅れて発生したＣＡＳ信号１０５は
、切替信号発生回路中の第２のデータラッチ１３に入力
する。第２のデータラッチ１３にはクロックパルス１０
１も入力しており、ＣＡＳ信号１０５の立上り後、初め
てのクロックパルスで立ち上り、ＣＡＳ信号１０５の立
下り後、初めてのクロックパルスで立下る第２のデータ
ラッチ出力１０６が出力する。
ダイナミックＲＡＭ用のクロックパルス１０２が入力し
ており、クロックパルス１０２と同期してＲＡＳ、ＣＡ
Ｓ信号が発生する。第１のデータラッチ出力１（１８の
立上りよりｔｄだけ遅れて発生したＣＡＳ信号１０５は
、切替信号発生回路中の第２のデータラッチ１３に入力
する。第２のデータラッチ１３にはクロックパルス１０
１も入力しており、ＣＡＳ信号１０５の立上り後、初め
てのクロックパルスで立ち上り、ＣＡＳ信号１０５の立
下り後、初めてのクロックパルスで立下る第２のデータ
ラッチ出力１０６が出力する。
第１のデータラッチ出力１０８および第２のデータラッ
チ出力１０６はＯＲ回路１４に入力し、ＯＲをとった出
力を切替信号１０７として出力する。
チ出力１０６はＯＲ回路１４に入力し、ＯＲをとった出
力を切替信号１０７として出力する。
切替信号１０７は、ＲＡＳ、ＣＡＳ、ＷＥ、アドレス信
号スイッチ回路７およびデータ切替回路８に入力するの
で、ダイナミックＲＡＭ用クロックパルス１０２と同期
したＲＡＳ、ＣＡＳ信号、Ａ１１ ＷＥ、アドレス信号がフレームメモリ用ダイナミックＲ
ＡＭ９に入力する。一方、ＣＰＵ４のデータ入出力とフ
レームメモリ用ダイナミックＲＡＭの入出力とが接続さ
れる。その結果、フレームメモリ用ダイナミックＲＡＭ
９のデータがＣＰＵ４に読み取られる。
号スイッチ回路７およびデータ切替回路８に入力するの
で、ダイナミックＲＡＭ用クロックパルス１０２と同期
したＲＡＳ、ＣＡＳ信号、Ａ１１ ＷＥ、アドレス信号がフレームメモリ用ダイナミックＲ
ＡＭ９に入力する。一方、ＣＰＵ４のデータ入出力とフ
レームメモリ用ダイナミックＲＡＭの入出力とが接続さ
れる。その結果、フレームメモリ用ダイナミックＲＡＭ
９のデータがＣＰＵ４に読み取られる。
ＷＥ信号１０１がライト状態の場合についても切替信号
発生回路６は前述同様に作用し、ＣＰＵ４からのデータ
はフレームメモリ用ダイナミックＲＡＭ９に書き込まれ
る。
発生回路６は前述同様に作用し、ＣＰＵ４からのデータ
はフレームメモリ用ダイナミックＲＡＭ９に書き込まれ
る。
前述のとおシ、この発明はダイナミックＲＡＭ用クロッ
クパルス１０２に同期した、ＣＰＵ４からのＲＡＳ、Ｃ
ＡＳ％ＷＥ、アドレス信号を発生させ、一方、ＣＰＵ４
からのＷＥ倍信号立ち上りからＣＰＵ４のＣＡＳ信号１
０５の立下りに対しダイナミックＲＡＭ用クロックパル
ス１０２に同期させて作成した切替信号１０７を発生さ
せて切替信号１０７のある期間中、ＣＰＵ４からフレー
ムメモリ用ダイナミックＲＡＭ９をアクセスし、この間
にデータの読出し、書取りを行わせるものである。この
結果、従来、ＣＰＵ４からフレームメモリ用ダイナミッ
クＲＡＭ９をアクセスしデータを読み出しまたは書き込
みするのに使用したスタティックＲＡＭやその周辺の回
路を必要とすることなく、フレームメモリ用ダイナミッ
クＲＡＭ９とＣＰＵ４との間のデータ入出力を可能にし
、回路構成を簡素化し、安価にするという特有の効果を
有するものである。
クパルス１０２に同期した、ＣＰＵ４からのＲＡＳ、Ｃ
ＡＳ％ＷＥ、アドレス信号を発生させ、一方、ＣＰＵ４
からのＷＥ倍信号立ち上りからＣＰＵ４のＣＡＳ信号１
０５の立下りに対しダイナミックＲＡＭ用クロックパル
ス１０２に同期させて作成した切替信号１０７を発生さ
せて切替信号１０７のある期間中、ＣＰＵ４からフレー
ムメモリ用ダイナミックＲＡＭ９をアクセスし、この間
にデータの読出し、書取りを行わせるものである。この
結果、従来、ＣＰＵ４からフレームメモリ用ダイナミッ
クＲＡＭ９をアクセスしデータを読み出しまたは書き込
みするのに使用したスタティックＲＡＭやその周辺の回
路を必要とすることなく、フレームメモリ用ダイナミッ
クＲＡＭ９とＣＰＵ４との間のデータ入出力を可能にし
、回路構成を簡素化し、安価にするという特有の効果を
有するものである。
また、この発明は前記実施例に限るものではなく、均等
物との置換えもまたこの発明の技術的範囲に属する。
物との置換えもまたこの発明の技術的範囲に属する。
上述のとおり、この発明は映像合成装置においてフレー
ムメモリをＣＰＵからアクセスするのを容易にするとい
う特有の効果を有する。
ムメモリをＣＰＵからアクセスするのを容易にするとい
う特有の効果を有する。
図面は、この発明の一実施例を示すものであり第１図は
ブロック図、第２図は切替信号発生回路のブロック図、
第８図は波形図である。 ５・・・ＲＡＳ、ＣＡＳ、ＷＥ１アドレス信号発生回路
、６・・・切替信号発生回路、７・・・ＲＡＳ、ＣＡＡ
ｌＢ ２．ＷＥ、アドレス信号切替スイッチ回路、８・・・デ
ータ切替スイッチ回路、１０７・・・切替信号。 出願人 新明和工業株式会社 代理人 弁上 正（ほか１名）
ブロック図、第２図は切替信号発生回路のブロック図、
第８図は波形図である。 ５・・・ＲＡＳ、ＣＡＳ、ＷＥ１アドレス信号発生回路
、６・・・切替信号発生回路、７・・・ＲＡＳ、ＣＡＡ
ｌＢ ２．ＷＥ、アドレス信号切替スイッチ回路、８・・・デ
ータ切替スイッチ回路、１０７・・・切替信号。 出願人 新明和工業株式会社 代理人 弁上 正（ほか１名）
Claims (3)
- （１） フレームメモリ用ダイナミックＲＡＭ用のク
ロックパルスのタイミングによってＣＰＵから前記フレ
ームメモリ用ダイナミックＲＡＭをアクセスさせ、前記
ＣＰＵと前記フレームメモリ用ダイナミックＲＡＭとの
間にデータを入出力させるフレームメモリアクセス方法
。 - （２） フレームメモリ用ダイナミックＲＡＭ用のク
ロックパルスおよびＣＰＵからのＷＥ倍信号入力して前
記ＣＰＵにレディー信号を出力すると共にＲＡＳＣＡＳ
スタート信号をＷ力し、更にこのＲＡＳＣＡＳスタート
信号をＲＡＳ、ＣＡＳ、ＷＥ、アドレス信号発生回路に
入力してこの回路から出力したＣＡＳ信号を入力して切
替信号を発生するべくした切替信号発生回路、前記ＣＰ
ＵからのＷＥ倍信号アドレス信号および前記ＲＡＳＣＡ
Ｓスタート信号を入力して前記ＣＰＵから前記ダイナム
２ ミックＲＡＭをアクセスするためのＲＡＳ、ＣＡＳ、Ｗ
Ｅ、アドレス信号を発生するべくしたＲＡＳ、ＣＡＳ、
ＷＥ、アドレス信号発生回路、前記切替信号を入力して
前記ＲＡＳ、ＣＡＳ、ＷＥ、アドレス信号と映像表示装
置からアクセスするためのＲＡＳ％ＣＡＳ、ＷＥ、アド
レス信号を切り替えて前記フレームメモリ用ダイナミッ
クＲＡＭ前記ＣＰＵの入出力データと前記映像表示装置
の入出力データを切り替えて前記フレームメモリ用ダイ
ナミックＲＡＭに接続するべくしたデータ切替スイッチ
回路を具備したフレームメモリアクセス回路。 - （３）前記切替信号発生回路は、前記ＣＰＵからのＷＥ
倍信号前記ダイナミックＲＡＭ用クロックツ（ルスを入
力する第１のデータラッチ、前記ＲＡＳ、ＣＡＳ、ＷＥ
、アドレス信号発生回路からのＣＡＳ信号と前記クロッ
クパルスを入力する第２のデータラッチ、これら二つの
データラッチの出力を／１６Ｂ 人力し切替信号を出力するべくしたＯＲ回路、前記デー
タラッチｌの出力を入力するインバータ。 このインバータおよび前記第１のデータラッチの出力を
入力し、レディー信号を出力するべくしたＡＮＤ回路か
らなシ、更に前記第１のデータラッチの出力をＲＡＳ、
ＣＡＳスタート信号として出力するべくした特許請求の
範囲第１項記載のフレームメモリアクセス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56116647A JPS5818743A (ja) | 1981-07-24 | 1981-07-24 | フレームメモリアクセス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56116647A JPS5818743A (ja) | 1981-07-24 | 1981-07-24 | フレームメモリアクセス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5818743A true JPS5818743A (ja) | 1983-02-03 |
| JPS6338724B2 JPS6338724B2 (ja) | 1988-08-02 |
Family
ID=14692397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56116647A Granted JPS5818743A (ja) | 1981-07-24 | 1981-07-24 | フレームメモリアクセス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5818743A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60117128A (ja) * | 1983-11-30 | 1985-06-24 | Iwasaki Electric Co Ltd | 耐候性試験のプレ試験方法 |
| JPS6182588A (ja) * | 1984-09-29 | 1986-04-26 | Toshiba Corp | 半導体記憶装置 |
| US4929869A (en) * | 1987-11-12 | 1990-05-29 | Kabushiki Kaisha Toshiba | High intensity discharge lamp containing iron and silver in the arc tube filling |
| US4931655A (en) * | 1983-11-30 | 1990-06-05 | Iwasaki Electric Co., Ltd. | Apparatus for accelerated weather-testing of a sample using a metal halide lamp |
| US5394059A (en) * | 1991-11-21 | 1995-02-28 | Oshiodenki Kabushiki Kaisha | Metallic vapor discharge lamp and a method for curing paints and inks therewith |
| DE112012000416T5 (de) | 2011-01-06 | 2013-10-10 | Iwasaki Electric Co., Ltd. | Metallhalogenidlampe |
-
1981
- 1981-07-24 JP JP56116647A patent/JPS5818743A/ja active Granted
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60117128A (ja) * | 1983-11-30 | 1985-06-24 | Iwasaki Electric Co Ltd | 耐候性試験のプレ試験方法 |
| US4931655A (en) * | 1983-11-30 | 1990-06-05 | Iwasaki Electric Co., Ltd. | Apparatus for accelerated weather-testing of a sample using a metal halide lamp |
| JPH0480336B2 (ja) * | 1983-11-30 | 1992-12-18 | Iwasaki Denki Kk | |
| JPS6182588A (ja) * | 1984-09-29 | 1986-04-26 | Toshiba Corp | 半導体記憶装置 |
| US4929869A (en) * | 1987-11-12 | 1990-05-29 | Kabushiki Kaisha Toshiba | High intensity discharge lamp containing iron and silver in the arc tube filling |
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| DE112012000416T5 (de) | 2011-01-06 | 2013-10-10 | Iwasaki Electric Co., Ltd. | Metallhalogenidlampe |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6338724B2 (ja) | 1988-08-02 |
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