JP2776678B2 - 表示回路 - Google Patents

表示回路

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JP2776678B2
JP2776678B2 JP4053097A JP5309792A JP2776678B2 JP 2776678 B2 JP2776678 B2 JP 2776678B2 JP 4053097 A JP4053097 A JP 4053097A JP 5309792 A JP5309792 A JP 5309792A JP 2776678 B2 JP2776678 B2 JP 2776678B2
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JP
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display
signal
clock signal
clock
control circuit
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和明 蜂須
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NEC Gunma Ltd
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NEC Gunma Ltd
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  • Controls And Circuits For Display Device (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は表示回路に関し、特に表
示クロック信号を使用して表示を行う表示器を有する表
示回路に関する。
【０００２】
【従来の技術】図４は従来の表示回路の一例を示すブロ
ック図である。
【０００３】表示クロック信号を使用して表示を行う表
示器を有する従来の表示回路は、図４に示すように、発
振器３５からのクロック信号４４に同期して動作し、制
御信号３８によって本体制御回路３１との間でデータ３
７の授受を行う表示制御回路３２と、表示制御回路３２
からのメモリコントロール信号４０によって動作して表
示データ３９を格納する表示メモリ３３と、表示制御回
路３２からの表示データ４１を表示クロック信号４２を
使用して表示を行う表示器３４とを備える構成を有して
いる。
【０００４】
【発明が解決しようとする課題】上述したような従来の
表示回路は、発振器の周波数を下げることによって消費
電力を下げることが可能であるが、本体制御回路から表
示メモリに対する制御は、表示動作の間隙を利用してい
るため、周波数を下げると動作速度が遅くなるという問
題点を有している。
【０００５】
【課題を解決するための手段】本発明の表示回路は、ク
ロック信号を発生する発振器と、前記発振器からの前記
クロック信号を間引いて表示クロック信号を送出するク
ロック制御回路と、表示データを格納する表示メモリ
と、制御信号によって本体制御回路との間でデータの授
受を行い前記表示クロック信号によって前記表示メモリ
に格納してある前記表示データの表示を制御する表示制
御回路と、前記表示制御回路の制御によって前記表示デ
ータの表示を行う表示器とを備えている。
【０００６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
【０００７】図１は本発明の一実施例を示すブロック図
である。
【０００８】図１において、表示メモリ３は、表示器４
に表示するための表示データ９を格納するためのメモリ
で、表示制御回路２からのメモリコントロール信号１０
によって制御される。表示データ９は、表示制御回路２
を介して表示データ１１として表示器４に送られて表示
される。表示器４は、表示制御回路２からの表示クロッ
ク信号１２によって表示データ１１を取込んで表示を行
う。
【０００９】表示制御回路２は、制御信号８によって本
体制御回路１との間でデータ７の授受を行い、クロック
制御回路６からの表示クロック信号１５に同期して動作
し、本体制御回路１から表示メモリ３に対する表示デー
タの書込みまたは読出しが発生したとき、その表示デー
タの書込みまたは読出し動作を行う。しかし、このと
き、表示データ９の読出し動作を行っている場合は、本
体制御回路１から表示メモリ３に対する表示データの書
込みまたは読出し動作は、表示データ９の読出し動作が
終了するまで待機させる。
【００１０】クロック制御回路６は、上記の本体制御回
路１から表示メモリ３に対する表示データの書込みまた
は読出しが発生したとき、表示制御回路２から出力され
るクロック制御信号１３によって発振器５から送られて
くるクロック信号１４を間引いた表示クロック信号１５
を出力する。
【００１１】図２は図１の実施例のクロック制御回路の
詳細を示すブロック図、図３は図２のクロック制御回路
の動作を示すタイミングチャートで、３クロックのうち
の１クロックを間引くように動作するときのタイミング
チャートである。
【００１２】図２および図３において、カウンタ回路１
６は、クロック信号１４に同期して動作し、クロックを
間引くための基本となる出力信号２０を出力する。表示
制御回路２からのクロック制御信号１３は、フリップフ
ロップ（Ｆ／Ｆ）１７に入力し、クロック信号１４によ
って同期化される。クロック制御信号１３がハイレベル
（Ｈレベル）のときは、本体制御回路１が表示メモリ３
に対して表示データの書込みまたは読出しを行っている
ときである。すなわち、Ｆ／Ｆ１７の出力信号２１がＨ
レベルのときはオアゲート１８によってカウンタ回路１
６の出力信号２０がマスクされるため、クロック信号１
４はそのまま表示クロック信号１５として出力される。
Ｆ／Ｆ１７の出力信号２１がローレベル（Ｌレベル）の
ときは、オアゲート１８の出力信号２２がカウンタ回路
１６の出力信号２０と同じになるため、表示クロック信
号１５は、クロック信号１４が３クロックについて１ク
ロックの割合で間引かれた信号となる。
【００１３】上述の実施例においては、クロック信号１
４を３クロックについて１クロックの割合で間引くよう
にした例であるが、ｎクロックについてｍクロックの割
合で間引くようにすることにより、クロックの間引き量
を変えることができる。また、上述の実施例において
は、クロック信号が間引かれたとき、表示クロック信号
はＬレベルになっているが、クロック制御回路の論理回
路を変更することにより、Ｈレベルにすることも可能で
ある。
【００１４】
【発明の効果】以上説明したように、本発明の表示回路
は、クロック制御回路を設け、発振器からのクロック信
号を適当な割合で間引くようにすることによって周波数
を下げることができるという効果があり、しかも、本体
制御回路から表示メモリに対する制御が発生したとき
は、クロック信号の間引き動作を行わないようにするこ
とができるため、消費電力を下げても、動作速度が遅く
ならないという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例を示すブロック図である。
【図２】図１の実施例のクロック制御回路の詳細を示す
ブロック図である。
【図３】図２のクロック制御回路の動作を示すタイミン
グチャートである。
【図４】従来の表示回路の一例を示すブロック図であ
る。
【符号の説明】
１ 本体制御回路 ２ 表示制御回路 ３ 表示メモリ ４ 表示器 ５ 発振器 ６ クロック制御回路 ７ データ ８ 制御信号 ９ 表示データ １０ メモリコントロール信号 １１ 表示データ １２ 表示クロック信号 １３ クロック制御信号 １４ クロック信号 １５ 表示クロック信号 １６ カウンタ回路 １７ フリップフロップ（Ｆ／Ｆ） １８ オアゲート ２０ 出力信号 ２１ 出力信号 ２２ 出力信号 ３１ 本体制御回路 ３２ 表示制御回路 ３３ 表示メモリ ３４ 表示器 ３５ 発振器 ３７ データ ３８ 制御信号 ３９ 表示データ ４０ メモリコントロール信号 ４１ 表示データ ４２ 表示クロック信号 ４４ クロック信号
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 1/04 301 G09G 3/20 G09G 5/00 G09G 5/18

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 クロック信号を発生する発振器と、前記
    発振器からの前記クロック信号を間引いて表示クロック
    信号を送出するクロック制御回路と、表示データを格納
    する表示メモリと、制御信号によって本体制御回路との
    間でデータの授受を行い前記表示クロック信号によって
    前記表示メモリに格納してある前記表示データの表示を
    制御する表示制御回路と、前記表示制御回路の制御によ
    って前記表示データの表示を行う表示器とを備え、前記
    クロック制御回路は、前記クロック信号を入力して前記
    クロック信号を間引くための基本となる第一の出力信号
    を出力するカウンタ回路と、前記クロック信号および前
    記表示制御回路からのクロック制御信号とを入力して第
    二の出力信号を出力するフリップフロップと、前記第一
    の出力信号と前記第二の出力信号とを入力して第三の出
    力信号を出力するオアゲートと、前記第三の出力信号と
    前記クロック信号とを入力して前記表示クロック信号を
    出力するアンドゲートとを有することを特徴とする表示
    回路。
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JPH05257562A JPH05257562A (ja) 1993-10-08
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