JPS6114074Y2 - - Google Patents

Description

【考案の詳細な説明】 本案は画素メモリの内容を陰極線管のラスタ走
査に同期して読み出し、これを陰極線管の画面上
に表示する陰極線管表示装置に関する。

中央演算処理装置（以下CPUと称する）によ
つて制御される表示用の画素メモリをもつた陰極
線管表示装置では、一般に電源スイツチの投入と
同時に全くランダムなデータを保持した画素メモ
リの内容が一瞬、陰極線管の画面上に表示され
る。その後、CPUが動作して画素メモリの初期
化を行ない、この初期化動作が終了して始めて、
画素メモリのデータが例えばオール“０”にクリ
アされる。

この電源投入から画素メモリの初期化終了まで
の間の画素メモリのランダムデータはランダムな
パターンとなつて画面に現われ、わずかな時間の
間とはいえ大変目ざわりであつた。

本案はかかる点に鑑みてなされたもので、その
目的は電源投入時に生じるランダムパターンを除
去する回路を有した陰極線管表示装置を提供する
ものである。

以下、本案を実施例図面に従つて説明する。

第１図は本案の一実施例装置の構成を示すブロ
ツク回路図である。周知のようにこの種の装置は
走査線を多数の絵素に分解し、この１絵素ずつ輝
点を制御するとともに、縦および横方向の複数個
の絵素マトリツクスによつて文字、図形等の画像
を陰極線管（以下CRTと称す）１の画面上に表
示する。このような輝点を形成する画素ビデオ信
号は並列直列変換器２から出力される。したがつ
て、この画素ビデオ信号を形成する以前の画像デ
ータはデジタル処理されるために、例えば８ビツ
ト単位の並列なパルス列のデータで取扱われる。
３は画面上に表示される輝点の絵素マトリツクス
を所定の個数の単位でリフレツシユ表示するため
の画素メモリで、このメモリ３のアドレス信号は
セレクタ４から与えられる。またメモリ３に取込
まれる画像データはバツフア５から与えられる。
セレクタ４から出力されるアドレス信号はアドレ
スバスABまたはアドレスカウンタ６から供給さ
れる。セレクタ４はクロツク発生器７からの切替
指令信号BLKによつて、アドレスバスABから供
給される信号を出力するか、なるいはアドレスカ
ウンタ６から供給される信号を出力するかを切替
える。この切替は、CRT１がブランキング期間
のとき、アドレスバスABから供給される信号を
出力し、表示期間のときアドレスカウンタ６から
供給される信号を出力する。アドレスカウンタ６
は水平、垂直同期信号HD，VDと同期してCRT
１の画面上の画素のＸ，Ｙ座標位置を示す信号を
繰返し出力する。したがつて、クロツク発生器７
はこのデータを基に、画面の表示期間またはブラ
ンキング期間かを弁別して、上述の切替指令信号
BLKを出力する。中央演算処理装置（以下CPU
と称す）８は読み出し専用の不輝発性メモリ９に
蓄積されたプログラムに基づいて各部の動作タイ
ミングコントロール並びにデータの出入をコント
ロールする。

ここで７は、同期信号発生器１０で作成される
垂直同期信号VD、水平同期信号HDを基準とし
て、クロツクパルスCP、切替指令信号BLKの相
互の同期をとるクロツク発生器である。１１は上
記各種信号の基となる周波数をもつ原信号を発生
する発振器である。また、１２は画素ビデオ信号
を増幅し、CRT１に与えて画像を表示するため
の周知の出力増幅回路であり、１３は後述するア
ドレスデコーダ、１４は本案要部の出力ゲート回
路である。

ところで、上述のCPU８は電源の投入によつ
て不輝発性メモリ９に書き込まれたプログラムに
従つて各部のイニシヤル処理を開始する。このと
き、このプログラムには上記イニシヤル処理中
に、例えば画素メモリ３をオール“０”にクリア
する処理ルーチン、いいかえれば画面に特定のイ
ニシヤルパターンを表示する処理ルーチンがあら
かじめ組み込まれている。

以上のような構成の本案実施例装置において、
要部の出力ゲート回路１４としては、例えば第２
図に示されるような回路が用いられる。出力ゲー
ト回路１４はフリツプフロツプ１４１、ANDゲ
ート１４２、インバータ１４３，１４４、抵抗１
４５およびコンデンサ１４６によつて構成され
る。端子１４７には、後述のアドレスデコーダ１
３からの書き込み完了信号が入力され
る。また端子１４８には、並列直列変換器２から
の画素ビデオ信号が入力され、端子１４９は
ANDゲート１４２を通過した画素ビデオ信号を
出力するものである。ここで、各端子記号並びに
信号符号に付したオーバーラインは“０”で有意
であることを示している。

以上のような例示回路に従つて、以下本案実施
例装置の動作を説明する。

まず、電源が投入されると第２図に示す出力ゲ
ート回路１４は次のような動作を行なう。すなわ
ち＋5Vの電源から抵抗１４５を介してコンデン
サを１４６は充電される。この間インバータ１４
３の入力がスレツシヨルド電圧に達するまで、フ
リツプフロツプ１４１の端子は“０”に保持さ
れる。したがつて、フリツプフロツプ１４１のＱ
出力は“０”となり、ANDゲート１４２のゲー
トは閉じられ、端子１４８から入力される画素ビ
デオ信号は端子１４９には出力されない。その結
果、端子１４９は“０”に維持されるから、次段
の第１図に示す出力増幅器１２を経てCRT１に
与えられる画素ビデオ信号は、画素メモリ３から
オール“０”の画素ビデオ信号が出力された場合
と同等となる。

一方、CPU８は電源の投入と同時に、すでに
述べたように各部のイニシヤル処理に入る。この
処理中において上述の特定のイニシヤルパターン
を画素メモリに書き込む処理ルーチンが実行され
る。この画素メモリの初期化ルーチンの終了後に
CPU８は画素ビデオ信号の表示を開始する指令
を与える。すなわち特定のアドレスに対して書き
込み命令を発すると、このときのアドレス信号を
アドレスバスABからアドレスデコーダ１３に取
り込む。アドレスデコーダ１３はこのアドレス信
号をデコードし、CPU８から出力されるメモリ
ライト信号（）に同期して、メモリ表示開始
信号を出力する。出力ゲート回路１４で
は、このメモリ表示開始信号が端子１４
７を経てフリツプフロツプ１４１の端子に印加
されＱ端子を“１”に反転する。したがつて、
ANDゲート１４２はゲートを開き、これまで禁
止されていた端子１４８からの画素ビデオ信号の
通過を許す。その結果、端子１４９から画素ビデ
オ信号が出力され、CRT１に画素メモリ３の内
容すなわち特定のイニシヤルパターンが表示され
る。第３図はこのような過程示したタイミング特
性図である。イは電源（＋5V）の立上りのタイ
ミングを示し、ロは出力ゲート回路１４のフリツ
プフロツプ１４１の端子に印加されるリセツト
パルスのタイミングを示し、ハは端子に与えら
れるセツトパルスのタイミングを示し、ニは
ANDゲート１４２のゲートの開閉タイミングを
また、ホは電源投入から画素ビデオ信号がCRT
１に与えられるまでのタイミングを示すものので
ある。

以上のように本案によれば、電源投入時から
CPU８が画素メモリの初期化を行なうイニシヤ
ル処理を実行するまでの間に生じる、CRT１の
画面上の意味のないランダムなパターンの表示を
禁止することによつて、使用者に対して本来のデ
ータ処理表示機能をより見やすくかつ使いやすく
するものである。なお、このイニシヤル処理の実
行は短時間であるので、本案のように画素ビデオ
信号を禁止しても実用上の問題とはならない。

【図面の簡単な説明】

第１図は本案の一実施例装置を示すブロツク回
路図、第２図は本案装置の要部の一実施例回路
図、第３図は本案装置お各部のタイミングを示す
図である。 １……陰極線管、２〜１１……陰極線管制御回
路、３……画素メモリ、８……中央演算処理装
置、１４１……フリツプフロツプ、１４２……ゲ
ート回路。

Claims (1)

1. 【実用新案登録請求の範囲】 画素メモリの内容を読み出して陰極線管の画面
   上に表示する陰極線管制御回路と、 前記画素メモリに対して前記表示内容と対応し
   たデータの書き込みおよび読み出しを制御する中
   央演算処理装置と、電源投入と同時にリセツトさ
   れ、前記中央演算処理装置が前記画素メモリへの
   所定の書き込み動作を終了し、特定のアドレスに
   対して書き込み命令を発する際に出力するパルス
   信号によつてセツトさせるフリツプフロツプと、 このフリツプフロツプの出力によつて、前記陰
   極線管制御回路から前記陰極線管に与えられる表
   示信号を禁止するゲート回路とを備えた陰極線管
   表示装置。