JPS6035674B2 - 文字表示制御回路 - Google Patents

Description

【発明の詳細な説明】 本発明は、ラスタースキャン方式の陰極線管（以下ＣＲ
Ｔと呼ぶ）用文字表示制御回路における、キャラクタジ
ェネレー夕のデータを読み出す方式に関するものでる。

従来、第１図に示すようなデータ入力用のキーボード２
１、システム全体をコントロールする本体２２、文字な
どを表示するラスタースキャン方式のＣＲＴディスプレ
イ装置２３、処理結果をプリント出力するプリンタ２４
などで構成され、事務、科学計算などを行なうためのマ
イクロコンピュータシステムにおいて、ラスタースキャ
ン方式のＣＲＴ用文字表示制御回路として、第２図に示
すような回路が使てれてきた。第２図の回路構成および
動作について説明する。

１は画面表示制御信号発生器 （ＣＲＴＣｏｎｔｒｏｌｌｅｒ：以下、ＣＲＴＣと呼ぶ
）で、画面メモリ４に対し表示アドレスを、また、キャ
ラクタジェネレー夕８に対しラスターアドレスを、そし
てＣＲＴ（図示せず）に対し垂直・水平同期信号を発生
するものである。

表示アドレスとは、第３図に示すように、画面メモリ４
のデータをＣＲＴ画面表示位置に対応して順次読み出し
、ＣＲＴ画面上にそのデータに応じた文字パターンを表
示するために、画面メモリ４１こ印加するアドレスであ
る。ラスターアドレスとは、第４図ａ．ｂに示すように
、キャラクタジェネレー夕８の文字パターンデータを読
み出す際に、キャラクタジェネレー夕８のラスターアド
レス入力端子に印加するもので、文字パターンデータ（
第４図ａでは英文字“Ａ”のパターンデータ）の第４図
ｂに示すような走査線方向の位置を指定するものである
。２はＣｅｎｔｒａｌ ＰｒｏｃｅｓｓｉｎｇＵｎｉｔ
（以下ＣＰＵと呼ぶ）であり、ＣＲＴＣ，に対し各種デ
ータの設定、画面メモリ４に対して表示文字パターンデ
ータに対応する文字コードの読み書きなどを行なう。

３はＣＰＵ２からの文字コードの設定、変更用のアドレ
スとＣＲＴＣ，からの表示アドレスとを切替えて画面メ
モリ４のアドレス入力端子に印加するためのマルチプレ
クサである。

４は、第３図に示すようにＣＲＴの画面上に表示する文
字の画面表示位置と１対１に対応したメモリアドレスを
有するメモリに、文字コードを記憶する画面メモリであ
る。

５は画面メモリ４に対しＣＰＵ２が文字コードを読み書
きするときに、ＣＰＵ２のデータバスと画面メモリ４の
データ端子とを接続するための双方向バッファである。

６は画面メモリ４からの文字コードと、ＣＰＵ２からの
キヤラクタジエネレー夕８の内容を読み出すためのＣＰ
ＵアドレスとをＣＲＴＣ，からの婦線期間信号によって
切替えて、キヤラクタジェネレー夕８のアドレス入力端
子に印加するためのマルチプレクサである。前記マルチ
プレクサ６の出力は、帰線期間中、ＣＰＵ２からのアド
レスに切替えられる。７はこのマルチプレクサ６と同様
な目的で、ＣＰＵ２からのアドレスとＣＲＴＣ，からの
ラスターアドレスとをマルチプレクサ６と同じく、ＣＲ
ＴＣ，からの帰線期間信号によって切替えるためのマル
チプレクサである。

前記マルチプレクサ７の出力は、帰線期間中、ＣＰＵ２
からのアドレスに切替えられる。８は表示用の文字パタ
ーンデータを記憶しているキャラクタジエネレー夕であ
る。

９はＣＰＵ２がキヤラクタジェネレー夕８の内容を読み
出すときにＣＰＵ２のデータバスとキヤラクタジヱネレ
−夕８のデータ端子とを接続するためのバッファである
。

１０は並列・直列変換器であり、キャラクタジェネレー
夕８から出力される表示用文字パターンの並列データを
直列データに変換するものである。

１１は主記憶メモリであり、ＣＰＵ２の動作を制御する
プログラムなどを記憶している。

以上の構成による表示動作を説明する。

ＣＲＴＣ，から出力される表示アドレスが、マルチプレ
クサ３を介して画面メモリ４のアドレス入力端子に印加
され、そのアドレスに対応するメモリ４内の文字コード
が、マルチプレクサ６を介してキャラクタジェネレー夕
８のアドレス入力端子に印加される。

これと同時に、ＣＲＴＣ，から出力されるラスターアド
レスがマルチプレクサ７を介してキャラクタジェネレー
夕８のアドレス入力端子に印加される。キャラクタジェ
ネレー夕８は、前記の文字コードとラスターアドレスと
で指定される文字パターンデータを出力する。この文字
パターンデータは、並列直列変換器１０‘こよって並列
データから直列データに変換され、ビデオ信号として出
力される。画面メモリ４が記憶する文字コードの設定、
変更などの動作においては、ＣＰＵがマルチプレクサ３
を介して画面メモリ４に対し、文字コードの設定や変更
を行なうメモリのアドレスを出力する。

そして、バッファ５を介して、前記アドレスに対応する
画面メモリ４に対し、ＣＰＵが文字コードの読み書きを
行なう。次に、キヤラクタジェネレー夕８が記憶してい
る文字パターンデータを、ＣＰＵ２が読み出す場合の動
作について説明する。

文字パターンデ−夕の読み書きは、例えば、文字の拡大
、縮少表示やドットプリンタに対する文字データの出力
などのときに有効である。第２図において、キヤラクタ
ジエネレー夕８の内容をＣＰＵ２が読み出す場合、まず
、キャラクタジェネレー夕８のアドレス入力端子に対し
て、帰線期間中にマルチプレクサ６，７によってＣＰＵ
２からのアドレスを印加する。

ＣＰＵ２からのアドレスは、必要な文字パターンデータ
に対応するアドレスにする。キヤラクタジエネレー夕８
は、そのアドレスに応じた文字パターンデータを出力し
、そのデータをバッファ９を介してＣＰＵ２が読み出す
ことによって必要な文字パターンデータを得る。この従
来方式の場合、回路素子数が多くなり、回路構成になる
という問題がある。

本発明は、この従来方式に対して、回路素子数を減少さ
せ、回路構成を簡素化することを目的としたものである
。

本発明の一実施例を第５図に示す。

各ブロックの番号は第２図と同じであり、表示動作、文
字コードの設定、変更などの動作も第２図の説明と同じ
である。ただし、第５図のマルチプレクサ１２は、ＣＲ
ＴＣ，からの帰線期間信号によって出力が／・ィィンピ
ーダンス状態になる機能をもつ。マルチプレクサ１２の
出力線は、各々抵抗１３を介して電源にプルァップして
ある。第５図のキャラクタジェネレー夕８に対するＣＰ
Ｕ２によるデータ読み出し動作について説明する。

帰線期間に入ると、マルチプレクサ１２の出力はハィィ
ンピーダンス状態になり、プルアップ抵抗１３によって
、／・ィレベルに固定されるので、帰線期間中、画面メ
モリ４に対して同一アドレスを印加する。このアドレス
は、画面メモリ４内の表示データ領域外のアドレスに固
定されるようにする。例えば、２００江文字表示では、
画面メモリの容量として２″バイトのものを用いると２
０４＆ゞィトあるため、４８ゞイトは表示用としては使
わないので、マルチプレクサ１２の出力をプルアツプま
たはプルダウンすることによりその中の任意の１バイト
を指定する。ＣＰＵ２は、バッファ５を介して、必要な
文字パターンデー外こ対応する文コードを、画面メモリ
４の前記アドレスに対応るメモリへ書き込む。帰線期間
中の表示タィミングにおいても、前記アドレスが、画面
メモリ６に印加されているので、前記コードが画面メモ
リ４から読み出され、キャラクタジェネレー夕８のアド
レス入力端子に印加される。次に、ＣＰＵ２が、読み出
したい文字パターンデータのラスターアドレスをマルチ
プレクサ７を介してキャラクタジェネレー夕８のアドレ
ス入力端子に印加するとキャラクタジェネレー夕８から
は、画面メモリ４からの文字コードとＣＰＵ２からのラ
スターアドレスとで得られるアドレスに対応した文字パ
ターンデータが出力され、そのデータをバッファ９を介
してＣＰＵ２が読み取ることにより、必要な文字パター
ンデータが得られる。この方式によれば、第２図の従来
例と比較して、マルチプレクサ６とマルチプレクサ６に
接続されているＣＰＵ２からのアドレス線が省略できる
ので、回路構成の簡素化が実現できる。

また、文字パターンデータを主記憶メモリー１内に持つ
ことも考えられるが、主記憶メモリ１１の未使用領域の
容量が減少し、また、ＣＲＴ画面上に表示する文字パタ
ーンデータの種類を、例えば、アルファベットから漢字
やひらがななどに変更する場合、通常、キャラクタジェ
ネレー夕の内容とともに、主記憶メモリに記憶している
文字パターンデータも変更しなければならなくなるなど
、システムの拡張性、自由度に問題が生じる。

それに対して、簡単な回路構成で、キャラクタジェネレ
ー夕の内容を読み出せるようにし、必要な文字パターン
を得られることを特徴としたのが本発明である。さらに
、マルチプレクサ６が省略されたために、画面メモリ４
からキャラクタジェネレー夕８に対する文字コードの印
加について、素子による伝搬遅延時間がなくなるため、
伝搬スピードが増夕し、キャラクタジェネレー夕８に、
データ読み出し時間の遅い素子を使うことができる。

次に、第２の実施例として第５図の例ではマルチプレク
サ１２にハイィンピーダンス出力機能を有するマルチプ
レクサを用いているが、第６図ａｏに示すように、／・
ィィンピーダンス出力機能を持たないマルチプレクサ３
の出力に、ハイインピーダンス出力機能を有するトライ
ステートバッフア１４を付けることにより、同様の機能
を持たせることができる。

また、第６図ｂのように、ＣＲＴＣ，からの表示アドレ
ス、ＣＰＵ２からのＣＰＵアドレスにそれぞれ／・ィィ
ンピーダンス機能を有するトライステートバッフア１５
ａ，１５ｂを付けることによっても同様の機能を持たせ
ることができる。

また、第５図の例では、ＣＲＴ画面上にノイズを出さな
いように、帰線期間中にのみ、ＣＰＵ２がキャラクタジ
ェネレー夕８の内容を読み出すことができるようにして
いるが、ＣＲＴ画面上のノイズを無視すれば、文字表示
期間中においても、ＣＰＵ２からキャラクタジェレータ
８に対する選択信号によって、マルチプレクサ１２の出
力をハイィンピーダンス状態にし、マルチプレクサ７を
切替えてキャラクタジェネレー夕８のアドレス入力端子
にＣＰＵ２のアドレスを印加するようにすれば、ＣＰＵ
２が、キヤラクタジュネレー夕８の文字パターンデータ
を得ることができる。

また、キャラクタジェネレー外こデータの読み書きがで
きるメモリーを使うことにより、本発明による手段を用
いて、キヤラクタジェネレー夕８のアドレスを定め、Ｃ
ＰＵ２からバッファ９を介して、キャラクタジェネレ−
夕８に任意の文字パタ−ンデータを書き込むこともでき
る。

以上のように本発明によれば、キャラクタジェネレー夕
の内容をＣＰＵが読み書きする場合に、ＣＲＴＣの表示
アドレスとＣＰＵのアドレスとが加わる切替器の出力信
号の概態を一定して行うことにより、簡単な構成にして
キャラクタジェネレー夕に対するＣＰＵからの読み書き
が可能となりその工業的価値は極めて大きいものがある
。

【図面の簡単な説明】

第１図はラスタースキャン方式ＣＲＴ用文字表示制御機
能を有するマイクロコンピュータシステムの一例を示す
図、第２図はラスタースキャン方式ＣＲＴ用文字表示制
御回路の従釆例のブロック図、第３図は画面メモリとＣ
ＲＴ画面表示との対応関係を示す図、第４図はキャラク
タジェネレータ内の文字パターンデータとラスターァド
レスの関係を示すものでａは文字パターンデータであり
、ｂはａのパターンに対応した文字表示例を示す図、第
５図は本発明の一実施例における文字表示制御回路のブ
ロック図、第６図ａ，ｂは第５図のハイィンピーダンス
出力機能を有するマルチプレクサと同様な機能を持つ、
他の回路例を示す要部回路図である。 １・・・・・・ＣＲＴＣ、２・・・・・・ＣＰＵ、４・
・・・・・画面メモリ、５，９……バツフア、７，１２
……マルチプレクサ、８……キヤラクタジエネレー夕、
１０…・・・並列・直列変換器、１１・・・・・・主記
憶メモリ、１３・・・・・・プルアツプ抵抗。 第１図 第２図 第３図 第４図 第５図 第６図

Claims (1)

1. 【特許請求の範囲】 １ ラスタースキヤン方式の陰極線管上に表示する文字
   の画面表示位置と１対１に対応する表示アドレスと文字
   表示における走査線順序を定めるラスターアドレスをそ
   れぞれ発生し、かつ前記陰極線管に対し垂直、水平同期
   信号を印加するところの画面表示制御信号発生器と、前
   記陰極線管画面上に表示する文字に対応する文字コード
   を記憶するところの画面メモリと、前記画面メモリの内
   容を読み書きするＣＰＵとを備え、前記画面表示制御信
   号発生器の表示アドレス線と前記ＣＰＵのアドレス線と
   を第１の切替器の入力に接続し、前記第１の切替器の出
   力を前記画面メモリのアドレス入力端子に接続し、前記
   画面メモリのデータ入出力端子をキヤラクタジエネレー
   タのアドレス入力端子と第１のバツフアに接続し、前記
   第１のバツフアの他方の端子を前記ＣＰＵのデータバス
   に接続し、前記画面表示制御信号発生器が発生する前記
   ラスターアドレスのアドレス線と前記ＣＰＵのアドレス
   バスを第２の切替器に接続し、前記第２の切替器の出力
   端を前記キヤラクタジエネレータのラスターアドレス入
   力端子に接続し、前記キヤラクタジエネレータのデータ
   入出力端子を並列・直列変換器と第２のバツフアに接続
   し、前記第２のバツフアの他端を前記ＣＰＵのデータバ
   スに接続し、前記キヤラクタジエネレータの内容を前記
   ＣＰＵが読み書きする場合に、前記第１の切替器の出力
   信号の状態を一定にして、前記画面メモリ内の文字コー
   ドが前記キヤラクタジエネレータのアドレスを指定する
   ことにより、前記キヤラクタジエネレータの内容を読み
   書きするようにした文字表示制御回路。 ２ 第１の切替器の出力信号の状態を一定にするための
   信号として、画面表示制御発生器の発生する帰線期間信
   号を用いた特許請求の範囲第１項記載の文字表示制御回
   路。 ３ 第１の切替器の出力信号の状態を一定にするための
   信号として、前記ＣＰＵが前記キヤラクタジエネレータ
   を読み書きする時に発生するキヤラクタジエネレータ選
   択信号を用いた特許請求の範囲第１項記載の文字表示制
   御回路。 ４ 第１の切替器として、出力をハイインピーダンスに
   するコントロール端子を有する切替器を用い、この切替
   器の出力端子をプルアツプまたはプルダウンして第１の
   切替器の出力信号の状態を一定にすることを特徴とする
   特許請求の範囲第１項記載の文字表示制御回路。