JPS58102290A - 文字表示制御回路 - Google Patents
文字表示制御回路Info
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- JPS58102290A JPS58102290A JP56202195A JP20219581A JPS58102290A JP S58102290 A JPS58102290 A JP S58102290A JP 56202195 A JP56202195 A JP 56202195A JP 20219581 A JP20219581 A JP 20219581A JP S58102290 A JPS58102290 A JP S58102290A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ラスタースキャン方式の陰極線管（以下ＣＲ
Ｔと呼ぶ）用文字表示制御回路における、キャラクタジ
ェネレータのデータを読み出す方式に関するものである
。
Ｔと呼ぶ）用文字表示制御回路における、キャラクタジ
ェネレータのデータを読み出す方式に関するものである
。
従来、第１図に示すようなデータ入力用のキーボード２
１、システム全体をコントロールする本体２２、文字な
どを表示するラスタースキャン方式のＣＲＴディスプレ
イ装置２３、処理結果をプ務を科学計算などを行なうだ
めのマイクロコンピュータシステムにおいて、ラスター
スキャン方式のＣＲＴ用文字表示制御回路として、第２
図に示すような回路が使わｎてきた。
１、システム全体をコントロールする本体２２、文字な
どを表示するラスタースキャン方式のＣＲＴディスプレ
イ装置２３、処理結果をプ務を科学計算などを行なうだ
めのマイクロコンピュータシステムにおいて、ラスター
スキャン方式のＣＲＴ用文字表示制御回路として、第２
図に示すような回路が使わｎてきた。
第２図の回路構成および動作について説明する。
１は画面表示制御信号発生器（Ｇ、 ＲＴ Ｃｏｎｔｒ
ｏｌｌｅｒ二以下、０ＲＴＯと呼ぶ）で、画面メモリ４
に対し表示アドレスを、また、キャラクタジェネレータ
８に対しラスターアドレスを、そしてＣＲＴ（図示せず
）に対し垂直・水平同期信号を発生するものである。表
示アドレスとは、第３図に示すように、画面メモリ４の
データをＣＲＴ画面表示位置に対応して順次読み出し、
ＣＲＴ画面上にそのデータに応じた文字パターンを表示
するために、画面メモリ４に印加するアドレスである。
ｏｌｌｅｒ二以下、０ＲＴＯと呼ぶ）で、画面メモリ４
に対し表示アドレスを、また、キャラクタジェネレータ
８に対しラスターアドレスを、そしてＣＲＴ（図示せず
）に対し垂直・水平同期信号を発生するものである。表
示アドレスとは、第３図に示すように、画面メモリ４の
データをＣＲＴ画面表示位置に対応して順次読み出し、
ＣＲＴ画面上にそのデータに応じた文字パターンを表示
するために、画面メモリ４に印加するアドレスである。
ラスターアドレスとは、″第４図ａ、 ｂに示すよう
に、キャラクタジェネレータ８の文字パターンデータを
読み出す際に、キャラクタジェネレータ８のラスクーア
ドレス入力端子に印加するもので、文字パターンデータ
（第４図ａでは英文字“ム゛のパターンデータ）の第４
図すに示すような走査線方向の位置を指定するものであ
る。２はＣｅｎｔｒａｌｐｒｏｃｅｓｓ＋ｉｎｇ Ｕｎ
ｉｔ （以下ＣＰＵと呼ぶ）であり、ＣＲＴＣＩに対し
各種データの設定、画面メモリ４に対して表示文字パタ
ーンデータに対応する文字コードの読み書きなどを行な
う。３はＣＰＵ２からの文字コードの設定、変更用のア
ドレスとＣＲＴＣｌからの表示アドレスとを切替えて画
面メモリ４のアドレス入力端子に印加するだめのマルチ
プレクサである。４は、第３図に示すようにＣＲＴの画
面上に表示する文字の画面表示位置と１対１に対応した
メモリアドレスを有するメモリに、文字コードを記憶す
る画面メモリである。５は画面メモリ４に対し０ＰＵ２
が文字コードを読み書きするときに、ＣＰＵ２のデータ
バスと画面メモリ４のデータ端子とを接続するだめの双
方向バッファである。６は画面メモリ４からの文字コー
ドと、０ＰＵ２からのキャラクタジー、エネレータ８の
内容を読み出すためのＣＰＵアドレスとをＣＲＴＣＩか
らの帰線期間信号によって切替えて、キャラクタジェネ
レータ８のアドレス入力端子に印加するためのマルチプ
レクサである。前ｄピマルチプレクサ６の出力は、帰線
期間中、ＣＰＵ２からのアドレスに切替えられる。７は
このマルチプレクサ６と同様な目的で、ＣＰＵ２からの
アドレスト’ＣＲＴ ＣＩからのラスターアドレスとを
マルチプレクサ６と同じ（、ＣＲＴＣＩからの帰線期間
信号によって切替えるだめのマルチプレクサである。前
記マルチプレクサ７の出力は、帰線期間中、ＣＰＵ２か
らのアドレスに切替えられる。８は表示用の文字パター
ンデータを記憶しているキャラクタジェネレータである
。９はＣＰＵ２がキャラクタジェネレ°−夕８の内容を
読み出すときにＣＰＵ２のデータバスとキャラクタジェ
ネレータ８Ωデータ端子とを接続するだめのバッファで
ある。１０は並列・直列変換器であり、キャラクタジェ
ネレータ８から出力さ扛る表示用文字パターンの並列デ
ータを直列データに変換するものである。１１は主記憶
メモリであり、ＣＰＵ２の動作を制御するプログラムな
どを記憶している。
に、キャラクタジェネレータ８の文字パターンデータを
読み出す際に、キャラクタジェネレータ８のラスクーア
ドレス入力端子に印加するもので、文字パターンデータ
（第４図ａでは英文字“ム゛のパターンデータ）の第４
図すに示すような走査線方向の位置を指定するものであ
る。２はＣｅｎｔｒａｌｐｒｏｃｅｓｓ＋ｉｎｇ Ｕｎ
ｉｔ （以下ＣＰＵと呼ぶ）であり、ＣＲＴＣＩに対し
各種データの設定、画面メモリ４に対して表示文字パタ
ーンデータに対応する文字コードの読み書きなどを行な
う。３はＣＰＵ２からの文字コードの設定、変更用のア
ドレスとＣＲＴＣｌからの表示アドレスとを切替えて画
面メモリ４のアドレス入力端子に印加するだめのマルチ
プレクサである。４は、第３図に示すようにＣＲＴの画
面上に表示する文字の画面表示位置と１対１に対応した
メモリアドレスを有するメモリに、文字コードを記憶す
る画面メモリである。５は画面メモリ４に対し０ＰＵ２
が文字コードを読み書きするときに、ＣＰＵ２のデータ
バスと画面メモリ４のデータ端子とを接続するだめの双
方向バッファである。６は画面メモリ４からの文字コー
ドと、０ＰＵ２からのキャラクタジー、エネレータ８の
内容を読み出すためのＣＰＵアドレスとをＣＲＴＣＩか
らの帰線期間信号によって切替えて、キャラクタジェネ
レータ８のアドレス入力端子に印加するためのマルチプ
レクサである。前ｄピマルチプレクサ６の出力は、帰線
期間中、ＣＰＵ２からのアドレスに切替えられる。７は
このマルチプレクサ６と同様な目的で、ＣＰＵ２からの
アドレスト’ＣＲＴ ＣＩからのラスターアドレスとを
マルチプレクサ６と同じ（、ＣＲＴＣＩからの帰線期間
信号によって切替えるだめのマルチプレクサである。前
記マルチプレクサ７の出力は、帰線期間中、ＣＰＵ２か
らのアドレスに切替えられる。８は表示用の文字パター
ンデータを記憶しているキャラクタジェネレータである
。９はＣＰＵ２がキャラクタジェネレ°−夕８の内容を
読み出すときにＣＰＵ２のデータバスとキャラクタジェ
ネレータ８Ωデータ端子とを接続するだめのバッファで
ある。１０は並列・直列変換器であり、キャラクタジェ
ネレータ８から出力さ扛る表示用文字パターンの並列デ
ータを直列データに変換するものである。１１は主記憶
メモリであり、ＣＰＵ２の動作を制御するプログラムな
どを記憶している。
以上の構成による表示動作を説明する。０ＲＴＣ１から
出力される表示アドレスが、マルチプレクサ３を介して
画面メモリ４のアドレス入力端子に印加さ扛、そのアド
レスに対応するメモリ４内の文字コードが、マルチプレ
クサ６を介してキャラクタジェネレータ８のアドレス入
力端子に印加さｒる。こｎと同時に、ｃｎ’ｒｃ１から
出力されるラスターアドレスがマルチプレクサ７を介し
てキャラクタジェネレータ８のアドレス入力端子に印加
さ扛る。キャラクタジェネレータ８は、前記の文字コー
ドとラスターアドレスとで指定される文字パターンデー
タを出力する。この文字パターンデータは、並列直列変
換器１ｏによって並列データから直列データに変換され
、ビデオ信号とし°Ｃ出力される。
出力される表示アドレスが、マルチプレクサ３を介して
画面メモリ４のアドレス入力端子に印加さ扛、そのアド
レスに対応するメモリ４内の文字コードが、マルチプレ
クサ６を介してキャラクタジェネレータ８のアドレス入
力端子に印加さｒる。こｎと同時に、ｃｎ’ｒｃ１から
出力されるラスターアドレスがマルチプレクサ７を介し
てキャラクタジェネレータ８のアドレス入力端子に印加
さ扛る。キャラクタジェネレータ８は、前記の文字コー
ドとラスターアドレスとで指定される文字パターンデー
タを出力する。この文字パターンデータは、並列直列変
換器１ｏによって並列データから直列データに変換され
、ビデオ信号とし°Ｃ出力される。
画面メモリ４が記憶する文字コードの設定、変更などの
動作においては、ＣＰν２がマルチプレクサ３を介して
画面メモリ４に対し、文字コードの設定や変更を行なう
メモリのアドレスを出力すに対応する画面メモリ４に対
し、ＣＰＵ２が文字コードの読み書きを行なう。
動作においては、ＣＰν２がマルチプレクサ３を介して
画面メモリ４に対し、文字コードの設定や変更を行なう
メモリのアドレスを出力すに対応する画面メモリ４に対
し、ＣＰＵ２が文字コードの読み書きを行なう。
次に、キャラクタジェネレータ８が記憶している文字パ
ターンデータを、ＣＰＵ２が読み出す場合の動作につい
て説明する。文字パターンデータの読み書きは、例えば
、文字の拡大、縮少表示やドツトプリンタに対する文字
データの出力などのときに有効である。
ターンデータを、ＣＰＵ２が読み出す場合の動作につい
て説明する。文字パターンデータの読み書きは、例えば
、文字の拡大、縮少表示やドツトプリンタに対する文字
データの出力などのときに有効である。
第２図において、キャラクタジェネレータ８の内容をＣ
ＰＵ２が読み出す場合、まず、キャラクタジェネレータ
８のアドレス入力端子に対し”で１帰線期間中にマルチ
プレクサ６．７によっ°ＣＣＰＵ２からのアドレスを印
加する。ＣＰＱ２からのアドレスは、必要な文字パター
ンデータに対応するアドレスにする。キャラクタジェネ
レータ８は、そのアドレスに応じた文字パターンデータ
を出力し、そのデータをバッファ９を介し”（ＣＰＵ２
が読み出すことによって必要な文字パターンデータを得
る。
ＰＵ２が読み出す場合、まず、キャラクタジェネレータ
８のアドレス入力端子に対し”で１帰線期間中にマルチ
プレクサ６．７によっ°ＣＣＰＵ２からのアドレスを印
加する。ＣＰＱ２からのアドレスは、必要な文字パター
ンデータに対応するアドレスにする。キャラクタジェネ
レータ８は、そのアドレスに応じた文字パターンデータ
を出力し、そのデータをバッファ９を介し”（ＣＰＵ２
が読み出すことによって必要な文字パターンデータを得
る。
この従来方式の場合、回路素子数が多くなり、回路構成
が複雑になるという問題がある。
が複雑になるという問題がある。
本発明は、この従来方式に対して、回路素子数を減少さ
せ、回路構成を簡素化することを目的としたものである
。
せ、回路構成を簡素化することを目的としたものである
。
本発明の一実施例を第５図に示す。各ブロックの番号は
第２図と同じであり、表示動作、文字コードの設定、変
更などの動作も第２図の説明と同じである。ただし、第
６図のマルチプレクサ１２は、ＣＲＴＣｌからの帰線期
間信号によって出力がハイインピーダンス状態になる機
能をもつ。マルチプレクサ１２の出力線は、各々抵抗１
３を介して電源１°ζプルアツプしである。
第２図と同じであり、表示動作、文字コードの設定、変
更などの動作も第２図の説明と同じである。ただし、第
６図のマルチプレクサ１２は、ＣＲＴＣｌからの帰線期
間信号によって出力がハイインピーダンス状態になる機
能をもつ。マルチプレクサ１２の出力線は、各々抵抗１
３を介して電源１°ζプルアツプしである。
第５図のキャラクタジェネレータ８に対するＣＰＵ２に
よるデータ読み出し動作について説明する。帰線期間に
入ると、マルチプレクサ１２の出力はハイインピーダン
ス状態になり、プルアップ抵抗１３によって、ハイレベ
ルに固定されるので、帰線期間中、画面メモリ４に対し
−Ｃ同一アドレスを印加する。このアドレスは、画面メ
モリ４内の表示データ領域外のアドレスに固定さ２する
ようにする。例えば、２０００文字表示では、画面メモ
リの容量として２１バイトのものを用いると２０４８バ
イトあるため、４８バイトは表示用としては使わないの
で、マルチプレクサ１２の出力をプイヒアップまたはプ
ルダウンすることによりその中の任意の１バイトを指定
する。ＣＰＵ２は、バッファ６を介して、必要な文字パ
ターンデータに対応する文字コードを、画面メモリ４の
前記アドレスに対応するメモリへ書き込む。帰線期間中
の表示タイミングにおいても、前記アドレスが、画面メ
モリ４に印加され°Ｃいるので、前記コードが画面メモ
リ４から読み出さｚｔ１キャラクタジェネレータ８−の
アドレス入力端子に印加さｎる。次に、ＣＰＵ２が、読
み出したい文字パターンデータのラスターアドレスをマ
ルチプレクサてキャラクタジェネレータ８のアドレス入
力端子に印加するとキャラクタジェネレータ８からは、
画面メモリ４からの文字コードとＣＰＵ２からのラスタ
ーアドレスとで得ら扛るアドレスに対応した文字パター
ンデータが出力され、そのデータをバッファ９を介して
ＣＰＵ２が読み取ることにより、必要な文字パターンデ
ータが得られる。
よるデータ読み出し動作について説明する。帰線期間に
入ると、マルチプレクサ１２の出力はハイインピーダン
ス状態になり、プルアップ抵抗１３によって、ハイレベ
ルに固定されるので、帰線期間中、画面メモリ４に対し
−Ｃ同一アドレスを印加する。このアドレスは、画面メ
モリ４内の表示データ領域外のアドレスに固定さ２する
ようにする。例えば、２０００文字表示では、画面メモ
リの容量として２１バイトのものを用いると２０４８バ
イトあるため、４８バイトは表示用としては使わないの
で、マルチプレクサ１２の出力をプイヒアップまたはプ
ルダウンすることによりその中の任意の１バイトを指定
する。ＣＰＵ２は、バッファ６を介して、必要な文字パ
ターンデータに対応する文字コードを、画面メモリ４の
前記アドレスに対応するメモリへ書き込む。帰線期間中
の表示タイミングにおいても、前記アドレスが、画面メ
モリ４に印加され°Ｃいるので、前記コードが画面メモ
リ４から読み出さｚｔ１キャラクタジェネレータ８−の
アドレス入力端子に印加さｎる。次に、ＣＰＵ２が、読
み出したい文字パターンデータのラスターアドレスをマ
ルチプレクサてキャラクタジェネレータ８のアドレス入
力端子に印加するとキャラクタジェネレータ８からは、
画面メモリ４からの文字コードとＣＰＵ２からのラスタ
ーアドレスとで得ら扛るアドレスに対応した文字パター
ンデータが出力され、そのデータをバッファ９を介して
ＣＰＵ２が読み取ることにより、必要な文字パターンデ
ータが得られる。
この方式によれば、第２図の従来例と比較して、マルチ
プレクサ６とマイレチプレクサ６に接続されているＣＰ
Ｕ２からのアドレス線が省略できるので、回路構成の簡
素化が実現できる。
プレクサ６とマイレチプレクサ６に接続されているＣＰ
Ｕ２からのアドレス線が省略できるので、回路構成の簡
素化が実現できる。
また、文字パターンデータを主記憶メモリ１１内に持つ
ことも考えられるが、主記憶メモリ１１の未使用領域の
容量が減少し、また、ＣＲＴ画面上に表示する文字パタ
ーンデータの種類を、例えば、アルファベットから漢字
やひらがななどに変更する場合、通常、キャラクタジェ
ネレータの内容とともに、主記憶メモリに記憶しである
文字パターンデータも変更しなければならなくなるなど
、システムの拡張性、自由度に問題が生じる。それに対
して、簡単な回路構成で、キャラクタジェネレータや内
容を読み出せるようにし、必要な文字パターンを得られ
ることを特徴としたのが本発明である。
ことも考えられるが、主記憶メモリ１１の未使用領域の
容量が減少し、また、ＣＲＴ画面上に表示する文字パタ
ーンデータの種類を、例えば、アルファベットから漢字
やひらがななどに変更する場合、通常、キャラクタジェ
ネレータの内容とともに、主記憶メモリに記憶しである
文字パターンデータも変更しなければならなくなるなど
、システムの拡張性、自由度に問題が生じる。それに対
して、簡単な回路構成で、キャラクタジェネレータや内
容を読み出せるようにし、必要な文字パターンを得られ
ることを特徴としたのが本発明である。
画面メモリ４からキャラクタジェネレータ８に対する文
字コードの印加について、素子にょる伝搬遅延時藺がな
くなるため、伝搬スピードが増し、キャラクタジェネレ
ータ８に、データ読み出し時間の遅い素子を使うことが
できる。
字コードの印加について、素子にょる伝搬遅延時藺がな
くなるため、伝搬スピードが増し、キャラクタジェネレ
ータ８に、データ読み出し時間の遅い素子を使うことが
できる。
次に１第２の実施例として第６図の例ではマルチプレク
サ１２にハイインピーダンス出力機能を有するマルチプ
レクサを用いているが、第６図ａに示すように、ハイイ
ンピーダンス出力機能を持たないマルチプレクサ３の出
力に、ハイインピーダンス出力機能を有するトライステ
ートバッファ１４を付けることにより、同様の機能を持
たせることができる。また、第６図すのように、ＣＲＴ
Ｃｌからの表示アドレス、ＣＰＴＪ２からのＣＰＵアド
レスにそｔぞれハイインピーダンス機能を有するトライ
ステートバッファ１ｓｔ、 １６ｂを付ｒｔｆること
によっ°Ｃも同様の機能を持たせることができる。
サ１２にハイインピーダンス出力機能を有するマルチプ
レクサを用いているが、第６図ａに示すように、ハイイ
ンピーダンス出力機能を持たないマルチプレクサ３の出
力に、ハイインピーダンス出力機能を有するトライステ
ートバッファ１４を付けることにより、同様の機能を持
たせることができる。また、第６図すのように、ＣＲＴ
Ｃｌからの表示アドレス、ＣＰＴＪ２からのＣＰＵアド
レスにそｔぞれハイインピーダンス機能を有するトライ
ステートバッファ１ｓｔ、 １６ｂを付ｒｔｆること
によっ°Ｃも同様の機能を持たせることができる。
また、第５図の例では、ＣＲＴ画面上にノイズを出さな
いように、帰線期間中にのみ、ＣＰＵ２がキャラクタジ
ェネレータ８の内容を読み出すことができるようにして
いるが、ＣＲＴ画面上のノイズを無視すれば、文字表示
期間中においても、ＣＰＵ２からキャラクタジェネレー
タ８に対する選択信号によって、マルチプレクサ１２の
出力をハイインピーダンス状態にし、マルチプレクサ７
を切替えてキャラクタジェネレータ８のアドレス人−力
端子にＣＰＵ２のアドレスを印加するようにすれば、Ｃ
ＰＵ２が、キャラクタジェネレータ８の文字パターンデ
ータを得る゛ことができる。
いように、帰線期間中にのみ、ＣＰＵ２がキャラクタジ
ェネレータ８の内容を読み出すことができるようにして
いるが、ＣＲＴ画面上のノイズを無視すれば、文字表示
期間中においても、ＣＰＵ２からキャラクタジェネレー
タ８に対する選択信号によって、マルチプレクサ１２の
出力をハイインピーダンス状態にし、マルチプレクサ７
を切替えてキャラクタジェネレータ８のアドレス人−力
端子にＣＰＵ２のアドレスを印加するようにすれば、Ｃ
ＰＵ２が、キャラクタジェネレータ８の文字パターンデ
ータを得る゛ことができる。
また、キャラクタジェネレータにデータの読み書きがで
きるメモリーを使うことにより、本発明による手段を用
いて、キャラクタジェネレータ８のアドレスを定め、Ｃ
ＰＵ２からバッファ９を介して、キャラクタジェネレー
タ８に任意の文字パターンデータを書き込むこともでき
る。
きるメモリーを使うことにより、本発明による手段を用
いて、キャラクタジェネレータ８のアドレスを定め、Ｃ
ＰＵ２からバッファ９を介して、キャラクタジェネレー
タ８に任意の文字パターンデータを書き込むこともでき
る。
以上のように本発明によれば、キャラクタジェネレータ
の内容をｃｐｕが読み書きする場合に、０ＲＴＯの表示
アドレスとＣＰＵのア°ドレスとが加わる切替器の出力
信号の状態を一定して行うことにより、簡単な構成にし
てキャラクタジェネレータに対するＣＰＵからの読み書
きが可能となりその工業的価値は極めて大きいものがあ
る。
の内容をｃｐｕが読み書きする場合に、０ＲＴＯの表示
アドレスとＣＰＵのア°ドレスとが加わる切替器の出力
信号の状態を一定して行うことにより、簡単な構成にし
てキャラクタジェネレータに対するＣＰＵからの読み書
きが可能となりその工業的価値は極めて大きいものがあ
る。
第１図はラスタースキャン方式ＣＲＴ用文字表示制御機
能”を有するマイクロコンピュータシステムの一例を示
す図、第２図はラスタースキャン方式ＣＲＴ用文字表示
制御回路の従来例のブロック図、第３図は画面メモリと
ＣＲＴ画面表示との対応関係を示す図、第４図はキャラ
クタジェネレータ内の文字パターンデータとラスターア
ドレスの関係を示すものでａは文字パターンデータであ
り、ｂは１のパターンに対応した文字表示例を示す図、
第５図は本発明の一実施例における文字表示制御回路の
ブロック図、第６図ａ、 ｂは第６図のノ・イインピ
ーダンス出力機能を有するマルチプレクサと同様な機能
を持つ、他の回路例を示す要部回路図である。 １・・・・・・０ＲＴＯ，２・・・・・・ＣＰＵ１４・
・・・・・画面メモ１７．５，９・・・・・・バッファ
、７．１２・・・・・・マルチプレクサ、８・・・・・
・キャラクタジェネレータ、１０・・・・・・並列・直
列変換器、１１・・・・・・主記憶メモリ、１３・・・
・・・プルアップ抵抗。 代理人の氏名 弁御士 中 尾 敏 男 ほか１名第１
図 ９４２図 第３Ｎ 第４図 （ｃＬｒ （ｂ）第５図 ｒＢ６図
能”を有するマイクロコンピュータシステムの一例を示
す図、第２図はラスタースキャン方式ＣＲＴ用文字表示
制御回路の従来例のブロック図、第３図は画面メモリと
ＣＲＴ画面表示との対応関係を示す図、第４図はキャラ
クタジェネレータ内の文字パターンデータとラスターア
ドレスの関係を示すものでａは文字パターンデータであ
り、ｂは１のパターンに対応した文字表示例を示す図、
第５図は本発明の一実施例における文字表示制御回路の
ブロック図、第６図ａ、 ｂは第６図のノ・イインピ
ーダンス出力機能を有するマルチプレクサと同様な機能
を持つ、他の回路例を示す要部回路図である。 １・・・・・・０ＲＴＯ，２・・・・・・ＣＰＵ１４・
・・・・・画面メモ１７．５，９・・・・・・バッファ
、７．１２・・・・・・マルチプレクサ、８・・・・・
・キャラクタジェネレータ、１０・・・・・・並列・直
列変換器、１１・・・・・・主記憶メモリ、１３・・・
・・・プルアップ抵抗。 代理人の氏名 弁御士 中 尾 敏 男 ほか１名第１
図 ９４２図 第３Ｎ 第４図 （ｃＬｒ （ｂ）第５図 ｒＢ６図
Claims (4)
- （１） ラスタースキャン方式の陰極線１上に表示す
る文字の画面表示位置と１対１に対応する表示アドレス
と文字表示における走査線順序を定めるシスターアドレ
スをそれぞれ発生し、かつ前記陰極線管に対し垂直、水
平同期信号を印加するところの画面表示制御信号発生器
と、前記陰極線管画面上に表示する文字に対応する文字
コードを記憶するところの画面メモリと、前記画面メモ
リの内容を読み書きするＣＰＵとを備え、前記画面表示
制御信号発生器、の表示アドレス線と前記ＣＰＵのアド
レス線とを第１の、切替器の入力に接続し、前記第１の
切替器の出力を前記画面メモリのアドレス入力端子に接
続し、前記画面メモリのデー２人出力端子をキャラクタ
ジェネレータのアドレス入力端子と第１のバッファに接
続し、前記第１のバッファの他方の端子を前記ＣＰＨの
データバスに接続し、前記画面表示制御信号発生器が発
生する前記ラスターアドレスのアドレス線と前記ＣＰＨ
のアドレスノくスを第２の切替器に接続し、前記第２の
切替器の出力端を前記キャラクタジェネレータのラスタ
ーアドレス入力端子に接続し、前記キャラクタジェネレ
ータのデータ入出力端子を並列・直列変換器と第２のバ
ッファに接続し、前記第２のバッファの他端を前記ＣＰ
Ｈのデータノ（スに接続し、前記キャラクタジエ”ネレ
ータの内容を前記ｃｐｖが読み書きする場合に、前記第
１の −切替器の出力信号の状態を一定にして、前記画
面メモリ内の文字コードが前記キャラクタジェネレータ
のアドレスを指定することにより、前記キャラクタジェ
ネレータの内容を読み書きするようにした文字表示制御
回路。 - （２）第１の切替器の出力信号の状態を一定にするだめ
の信号として、画面表示制御発生器の発生する帰線期間
信号を用いた特許請求の範囲第１項記載の文字表示制御
回路。 - （３）第１の切替器の出力信号の状態を一定にするため
の信号として、前記ＣＰＵが前記キャラクタジェネレー
タを読み書きする時に発生するキャラクタジェネレータ
選択信号を用いた特許請求の範囲第１項記載の文字表示
制御回路。 - （４）第１の切替器として、出力をハイインピーダンス
にするコントロール端子を有する切替器を用い、この切
替器の出力端子をプルアップまたはプルダウンして第１
の切替器の出力信号の状態を一定にすることを特徴とす
る特許請求の範囲第１項記載の文字表示制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56202195A JPS6035674B2 (ja) | 1981-12-14 | 1981-12-14 | 文字表示制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56202195A JPS6035674B2 (ja) | 1981-12-14 | 1981-12-14 | 文字表示制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58102290A true JPS58102290A (ja) | 1983-06-17 |
| JPS6035674B2 JPS6035674B2 (ja) | 1985-08-15 |
Family
ID=16453536
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56202195A Expired JPS6035674B2 (ja) | 1981-12-14 | 1981-12-14 | 文字表示制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6035674B2 (ja) |
-
1981
- 1981-12-14 JP JP56202195A patent/JPS6035674B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6035674B2 (ja) | 1985-08-15 |
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