KR100429861B1 - 온 스크린 디스플레이 시스템의 정적 메모리를 위한 프리 차지 신호 발생장치 - Google Patents

온 스크린 디스플레이 시스템의 정적 메모리를 위한 프리 차지 신호 발생장치 Download PDF

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Abstract

온 스크린 디스플레이 시스템의 정적 메모리를 위한 프리 차지 신호 발생 장치가 개시된다. 온 스크린 디스플레이 시스템에서, 정적 메모리를 프리 차지시키기 위한 이 장치는, 수평 동기 신호에 응답하여 전이되는 레벨을 갖는 시스템 클럭에 응답하여 프리 차지 신호 및 반전된 프리 차지 신호들을 발생하고, 리셋 신호에 응답하여 리셋되는 논리 소자와, 반전된 프리 차지 신호를 소정 시간 지연하여 출력하는 지연 수단 및 지연된 신호와 전력 리셋 신호에 응답하여 리셋 신호를 발생하는 논리 게이트를 구비하는 것을 특징으로 한다. 그러므로,

Description

온 스크린 디스플레이 시스템의 정적 메모리를 위한 프리 차지 신호 발생 장치
본 발명은 온 스크린 디스플레이(OSD:On Screen Display)시스템의 SRAM(Static memory)등과 같은 정적 메모리에 관한 것으로서, 특히 온 스크린 디스플레이 시스템에서 사용되는 정적 메모리의 프리 차지 신호를 발생하는 OSD 시스템의 정적 메모리를 위한 프리 차지 신호 발생 장치에 관한 것이다.
현재 사용되고 있는 OSD 시스템은 문자의 시작점과 끝점을 지정하여 문자를디스플레이시키는 타이밍 제어부, 롬(ROM)의 어드레스와 문자의 속성을 지정하는 SRAM 및 문자 형태가 기록된 롬(ROM)을 포함하고 있다. 여기서, SRAM은 9MHz의 주파수를 갖는 시스템 클럭에 동기된 동기식 램이며, 시스템 클럭의 "고" 논리 레벨에서 약 15ns 동안 프리 차지된 후, 어드레스 디코더(미도시)로부터 어드레스 라인을 순차적으로 인에이블 하여 기입 또는 독출 동작을 수행한다.
시스템 클럭은 국부 발진기에 의해 생성되며, 수평 동기 신호가 클럭 생성부에 인가되면 시스템 클럭은 "저"논리 레벨이 되어 리셋된다. 여기서, 수평 동기 신호로 시스템 클럭을 리셋시키는 이유는 수평 방향으로의 문자 시작점은 수평 동기 신호 발생 후, 시스템 클럭을 카운트하여 위치를 잡기 때문이다.
일반적인 온 스크린 디스플레이 회로에서, SRAM의 어드레스 디코더는 동적 디코더로 구성되어 있기 때문에, 종래에는 어드레스가 변하는 시점에서 SRAM이 프리 차지되도록 타이밍적으로 설계되어 두개 이상의 어드레스 라인이 인에이블 되는 것을 방지하였다.
그러나, 수평 동기 신호는 외부 영상 신호에서 분리되어 위상 동기 루프를 통해 구해지지만, 시스템 클럭에 동기되어 발생되지 않으므로 프리 차지 시간보다 작은 듀티를 갖는 시스템 클럭이 발생할 수도 있다. 이로 인하여 프리 차지 신호가 발생하지 않아 SRAM의 어드레스 라인이 두개 이상 인에이블 되어 SRAM이 오동작할 수 있는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 비동기식 수평 동기 신호가 온 스크린 디스플레이 시스템의 클럭 발생부에 입력되더라도 동기식 정적 메모리의 동작을 보장할 수 있도록 프리 차지 신호를 발생하는 온 스크린 디스플레이 시스템의 정적 메모리를 위한 프리 차지 신호 발생 장치를 제공하는데 있다.
도 1은 일반적인 OSD 시스템의 개략적인 블럭도이다.
도 2은 도 1에 도시된 장치의 각 부의 파형도들이다.
도 3은 시스템 클럭 생성부의 일반적인 회로도이다.
도 4는 도 1에 도시된 장치의 각 부의 파형도들이다.
도 5는 본 발명에 의한 프리 차지 신호 발생 장치의 바람직한 일실시예의 회로도이다.
도 6은 도 5에 도시된 장치의 각 부의 파형도들이다.
상기 과제를 이루기 위해, 온 스크린 디스플레이 시스템에서, 정적 메모리를 프리 차지시키기 위한 본 발명에 의한 프리 차지 신호 발생 장치는, 수평 동기 신호에 응답하여 전이되는 레벨을 갖는 시스템 클럭에 응답하여 상기 프리 차지 신호 및 반전된 프리 차지 신호들을 발생하고, 리셋 신호에 응답하여 리셋되는 논리 소자와, 상기 반전된 프리 차지 신호를 소정 시간 지연하여 출력하는 지연 수단 및 상기 지연된 신호와 전력 리셋 신호에 응답하여 상기 리셋 신호를 발생하는 논리 게이트로 구성되는 것이 바람직하다.
본 발명에 의한 프리 차지 신호 발생 장치를 설명하기에 앞서 종래의 프리 차지 발생 장치의 구성 및 동작을 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 1은 일반적인 OSD 시스템의 개략적인 블럭도로서, 어드레스 클럭 발생부(10), 인버터(22)와 버퍼(24) 및 NAND 게이트(26)로 구성되는 프리 차지 신호 생성부(20), 어드레스 디코더(30) 및 어드레스 라인 신호 발생부(40)로 구성되는 어드레스 발생부 및 SRAM(32)으로 구성된다.
도 2는 도 1에 도시된 장치의 각 부의 파형도들로서, (a)는 시스템 클럭의 파형도를, (b)는 어드레스 클럭 시간 신호의 파형도를, (c)는 어드레스 클럭의 파형도를, (d)는 인버터(22)의 출력 파형을, (e)는 버퍼(24)의 출력 파형을, (f)는 프리 차지 신호의 파형도를, (g)는 램 어드레스의 파형도를 각각 나타낸다.
도 1에 도시된 어드레스 클럭 발생부(10)인 NAND 게이트(12)는 도 2의 (a)에 도시된 주기(T) 110ns를 갖는 시스템 클럭과 타이밍 제어부로부터 발생되며 시스템 클럭 주기의 12배의 주기를 갖는 어드레스 클럭 시간 신호를 입력단자 IN1을 통해 입력하여 반전 논리곱하고, 반전 논리곱한 도 2의 (c)에 도시된 어드레스 클럭을 어드레스 디코더의 클럭 단자(CK)로 출력하는 NAND 게이트(12)로 구현될 수 있다. 이 때, 도 2의 (c)에 도시된 어드레스 클럭의 상승 엣지에서 어드레스(ADD)가 변한다.
프리 차지 신호 생성부(20)의 인버터(22) 및 버퍼(24)는 입력한 시스템 클럭을 반전 및 버퍼링하여 도 2의 (d) 및 (e)에 도시된 신호를 각각 출력한다. NAND 게이트(26)는 도 2의 (d)에 도시된 반전된 시스템 클럭과 15ns 지연된 도 2의 (e)에 도시된 신호를 반전 논리곱하여 SRAM(32)을 프리 차지 시키기 위한 도 2의 (f)에 도시된 프리 차지 신호로서 출력한다.
어드레스 라인 신호 발생부(40)인 AND 게이트(42)는 프리 차지 신호 생성부(20)로부터 출력되는 프리 차지 신호와 예를 들면 9비트의 도 2의 (g)에 도시된 램 어드레스를 논리곱하고, 논리곱한 결과를 어드레스 디코더(30)로 출력한다. 즉, 프리 차지를 인에이블 시키는 "저"레벨의 프리 차지 신호가 입력될 때 어드레스 라인 디스에이블 신호가 논리곱한 결과로서 어드레스 디코더(30)로 출력되고, "고"레벨의 프리 차지 신호가 입력될 때, 어드레스 라인 인에이블 신호가 논리곱한 결과로서 어드레스 디코더(30)로 출력된다.
어드레스 디코더(30)는 어드레스 디스에이블 신호에 응답하여 SRAM(32)과 연결된 모든 어드레스 라인들을 디스에이블 시키고, 어드레스 인에이블 신호에 응답하여 하나의 어드레스 라인이 인에이블 되도록 한다.
한편, SRAM(32)은 프리 차지 단자(PRE)를 통해 입력되는 프리 차지 신호에 응답하여 프리 차지되고, 어드레스 디코더(30)로부터 발생되는 어드레스(ADD)에 응답하여 독출되거나 기입된 데이타를 출력단자 OUT 또는 입력단자 IN2를 통해 출력 또는 입력한다.
결국, 어드레스 디코더(30)가 동적 구조로 되어 있기 때문에, SRAM(32)의 어드레스가 변하는 구간에서는 반듯이 프리 차지 신호가 인가되게 함으로써, 두개 이상의 어드레스 라인이 인에이블 되지 않도록 한다.
도 3은 시스템 클럭 생성부의 일반적인 회로도로서, 쉬미트 트리거(60), 제1 및 제2커패시터들(C1 및 C2), 제1 및 제2스위치들(62 및 66), 인덕터(L) 및 버퍼(64)로 구성된다.
도 4는 도 1에 도시된 장치의 각 부의 파형도들로서, (a)는 수평 동기 신호의 파형도를, (b)는 시스템 클럭의 파형도를, (c)는 어드레스 클럭 시간 신호의 파형도를, (d)는 어드레스 클럭의 파형도를, (e)는 인버터(22)의 출력 파형을, (f)는 버퍼(24)의 출력 파형을, (g)는 프리 차지 신호의 파형도를 및 (h)는 램 어드레스의 파형도를 각각 나타낸다.
LC 발진에 의한 시스템 클럭 발생에 대해 살펴보면, 도 3에 도시된 제1 및제2스위치들(62 및 66)은 도 4의 (a)에 도시된 수평 동기 신호가 "저"레벨인 구간에서는 오프되고, 수평 동기 신호가 "고"레벨인 구간에서는 온된다. 그러므로, 수평 동기 신호가 "저"레벨일 경우, LC 발진에 의해 정상적인 소정 주파수를 갖는 시스템 클럭(CK)이 생성되지만, 수평 동기 신호가 "고"레벨일 경우 시스템 클럭은 리셋되어 "저"레벨로 출력된다. 여기서, 도 4의 (b)에 도시된 바와 같이 15ns 이하의 시스템 클럭 구간에서 도 4의 (a)에 도시된 수평 동기 신호가 인가되면, 도 4의 (b)에 도시된 시스템 클럭은 강제로 "저"레벨로 되어 도 4의 (h)에 도시된 바와 같이 어드레스가 변하는 구간에서 도 4의 (g)에 도시된 바와 같이 프리 차지 신호가 생성되지 못한다.
그러므로, 어드레스 디코더(30)에서는 두개 이상의 어드레스 라인을 인에이블시켜 SRAM(32)의 데이타가 파괴되는 오동작을 일으키는 문제점이 있었다. 즉, 프리 차지 신호가 도 1에 도시된 바와 같이 시스템 클럭의 듀티에 의해 생성되는 경우 시스템 클럭(CK)에 비동기 되어 입력되는 임의의 수평 동기 신호에 대해서 시스템 클럭이 리셋되므로써 원하고자 하는 타이밍에서 프리 차지 신호를 생성할 수 없는 경우가 발생한다.
이하, 본 발명에 의한 온 스크린 디스플레이 시스템의 정적 메모리를 위한 프리 차지 신호 발생 장치의 구성 및 동작을 첨부한 도면을 참조하여 다음과 같이 설명한다.
도 5는 본 발명에 의한 프리 차지 신호 발생 장치의 바람직한 일실시예의 회로도로서, D플립플롭(80), 버퍼(82) 및 NOR 게이트(84)로 구성된다.
도 6은 도 5에 도시된 장치의 각 부의 파형도들로서, (a)는 수평 동기 신호의 파형도를, (b)는 시스템 클럭의 파형도를, (c)는 어드레스 클럭 시간의 파형도를, (d)는 어드레스 클럭의 파형도를, (e)는 D플립플롭(80)의 정출력(Q)의 파형도를, (f)는 버퍼(82)의 출력 파형도를, (g)는 프리 차지 신호의 파형도를, (h)는 램 어드레스의 파형도를 각각 나타낸다.
도 5에 도시된 D플립플롭(80)은 도 6의 (b)에 도시된 시스템 클럭에 응답하여 (g)에 도시된 프리 차지 신호를 발생하기 위해, "고"레벨의 공급 전압(VDD)을 데이타 입력하고, 도 6의 (b)에 도시된 시스템 클럭을 클럭 입력하여, 정출력(Q)을 통해 도 6의 (e)에 도시된 반전된 프리 차지 신호를 버퍼(82)로 출력하고, 부출력(RM BAR Q)을 통해 발생된 도 6의 (g)에 도시된 프리 차지 신호를 출력단자 OUT를 통해 출력한다.
버퍼(82)는 D플립플롭(80)의 정출력을 소정 시간 예를 들면 15ns 지연하여 도 6f에 도시된 신호를 NOR 게이트(84)로 출력한다. NOR 게이트(84)는 버퍼(82)로부터 출력되는 도 6f에 도시된 신호와 전력이 온 될 때 발생되는 전력 리셋 신호를 반전 논리합하고, 반전 논리합한 결과를 D플립플롭(80)의 리셋 단자(RN)로 출력한다. 이 때, D플립플롭(80)은 NOR 게이트(84)로부터 출력되는 리셋 신호에 응답하여 프리 차지 신호를 "고"레벨로 출력한다.
전술한 본 발명에 의한 프리 차지 신호 발생 장치에서, 전력 리셋시 출력 프리 차지 신호는 "고"레벨로 발생되고, 시스템 클럭의 엣지가 검출되면 프리 차지신호는 일단 "저"레벨로 되었다가, 15ns후에 D플립플롭(80)에 리셋이 걸려 "고"레벨의 프리 차지 신호가 발생된다. 그러므로, 정적 메모리의 어드레스가 변하는 시점에서 항상 프리 차지 신호가 발생되므로 정적 메모리의 오동작을 방지할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 의한 온 스크린 디스플레이 시스템의 정적 메모리를 위한 프리 차지 신호 발생 장치는 시스템 클럭의 엣지를 검출하여 정적 메모리의 어드레스가 변하는 타이밍에서 항상 프리 차지 신호를 발생하므로 정적 메모리의 오동작을 방지할 수 있는 효과가 있다.

Claims (2)

  1. 온 스크린 디스플레이 시스템에서, 정적 메모리를 프리 차지(precharge)시키기 위한 프리 차지 신호 발생 장치에 있어서,
    수평 동기 신호에 응답하여 전이되는 레벨을 갖는 시스템 클럭에 응답하여 상기 프리 차지 신호 및 반전된 프리 차지 신호들을 발생하고, 리셋 신호에 응답하여 리셋되는 논리 소자;
    상기 반전된 프리 차지 신호를 소정 시간 지연하여 출력하는 지연 수단; 및
    상기 지연된 신호와 전력 리셋 신호에 응답하여 상기 리셋 신호를 발생하는 논리 게이트를 구비하는 것을 특징으로 하는 온 스크린 디스플레이 시스템의 정적 메모리를 위한 프리 차지 신호 발생 장치.
  2. 제1항에 있어서, 상기 논리 소자는
    상기 시스템 클럭을 클럭 입력하고, 소정 논리 레벨을 데이타 입력하며, 리셋 신호에 응답하여 리셋되며, 정출력으로 상기 반전된 프리 차리 신호를 발생하고, 부출력으로 상기 프리 차지 신호를 발생하는 D플립플롭인 것을 특징으로 하는 온 스크린 디스플레이 시스템의 정적 메모리를 위한 프리 차지 신호 발생 장치.
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