KR20010011641A - 반도체장치의 테스트를 위한 내부 클럭 발생장치 - Google Patents

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Abstract

본 발명은 반도체장치의 테스트를 위한 내부 클럭 발생장치에 관한 것으로써, 특히 본 발명의 장치는 소스 클럭신호를 입력받는 입력 버퍼와, 입력 버퍼를 통해서 출력된 신호를 입력받아서 소스 클럭신호의 상승 에지에 동기하여 제 1신호를 발생하는 상승 에지 검출부와, 테스트 시작 신호에 응답하여 인에이블되며 입력 버퍼의 신호를 입력받아서 소스 클럭신호의 하강 에지에 동기하여 제 2신호를 발생하는 하강 에지 검출부와, 상승 에지 검출부와 하강 에지 검출부의 제 1 및 제 2신호를 조합하여 소스 클럭의 상승 에지와 하강 에지에 각각 내부 클럭신호를 발생하는 출력부를 포함한다. 이에 따라, 본 발명은 반도체장치의 고속 동작 테스트시 소스 클럭신호의 상승 에지 및 하강 에지에 각각 동기하여 내부 테스트 클럭 펄스를 발생함으로써 테스트 장비가 테스트할 수 있는 최대 주파수보다 두배의 주파수 성능을 구현하여 통상의 테스트 장비를 이용하여 테스트 시간을 단축한다.

Description

반도체장치의 테스트를 위한 내부 클럭 발생장치{internal clock generating device for testing}
본 발명은 반도체장치의 내부 클럭 발생장치에 관한 것으로서, 특히 테스트 모드시 테스트 장비가 테스트할 수 있는 최대 주파수보다 두배 주파수로 동작할 수 있는 반도체장치의 테스트를 위한 내부 클럭 발생장치에 관한 것이다.
일반적으로 반도체 메모리장치 중에서 SDRAM(Synchronous Dynamic Random Access Memory)은 클럭신호에 동기하여 열어드레스의 취득, 데이터의 읽기, 출력 포트의 출력을 3단 파이프 라인으로 분담해 처리하게 되는 대표적인 동기 메모리이다. 그러므로, SDRAM은 최초의 데이터 출력까지는 3클럭이 걸리지만 이후부터는 1클럭마다 출력이 가능하기 때문에 고속 액세스가 가능하다는 장점을 가지고 있다.
최근 SDRAM는 메모리의 고속화 추세에 따라 클럭신호의 고주파수 동작이 가능하다는 것을 테스트하고 있으나, 이러한 테스트 모드시 클럭신호 발생장치는 고주파 클럭신호를 공급하는데에 한계가 있으므로 소자에 고주파 신호를 공급할 수 있는 테스트 장비를 따로 요구하게 되어 새로이 테스트 장비를 구입해야만 하는 번거러움이 있었다.
본 발명의 목적은 SDRAM의 고속 동작 테스트시 소스 클럭신호의 상승 에지와 하강 에지에서 각각 내부 클럭주파수를 발생함으로써 테스트 장비가 테스트할 수 있는 최대 주파수보다 두 배 크게 테스트할 수 있는 반도체장치의 테스트를 위한 내부 클럭 발생장치를 제공하는데 있다.
도 1은 본 발명의 일 실시예에 따른 SDRAM 장치의 테스트를 위한 내부 클럭 발생장치를 나타낸 회로도,
도 2는 본 발명의 다른 실시예에 따른 SDRAM 장치의 테스트를 위한 내부 클럭 발생장치를 나타낸 회로도,
도 3은 본 발명의 또 다른 실시예에 따른 SDRAM 장치의 테스트를 위한 내부 클럭 발생장치를 나타낸 회로도,
도 4는 정상 상태와 테스트 상태일 때 본 발명의 반도체장치의 테스트를 위한 내부 클럭 발생장치의 동작 타이밍도.
*도면의 주요 부분에 대한 부호의 설명*
10: 입력 버퍼 20: 상승 에지 검출부
30: 하강 에지 검출부 40: 내부 클럭신호 출력부
상기 목적을 달성하기 위하여 본 발명은 반도체장치의 테스트를 위한 내부 클럭 발생장치에 있어서, 소스 클럭신호를 입력받는 입력 버퍼와, 입력 버퍼를 통해서 출력된 신호를 입력받아서 소스 클럭신호의 상승 에지에 동기하여 제 1신호를 발생하는 상승 에지 검출부와, 테스트 시작 신호에 응답하여 인에이블되며 입력 버퍼의 신호를 입력받아서 소스 클럭신호의 하강 에지에 동기하여 제 2신호를 발생하는 하강 에지 검출부와, 상승 에지 검출부와 하강 에지 검출부의 제 1 및 제 2신호를 조합하여 소스 클럭의 상승 에지와 하강 에지에 각각 내부 클럭신호를 발생하는 출력부를 구비하는 것을 특징으로 한다.
본 발명에 따르면, 반도체장치의 고속 동작 테스트시 소스 클럭신호의 상승 에지 및 하강 에지에 각각 동기하여 내부 테스트 클럭 펄스를 발생함으로써 테스트 장비가 테스트할 수 있는 최대 주파수보다 두배의 주파수 성능을 갖는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 SDRAM 장치의 테스트를 위한 내부 클럭 발생장치를 나타낸 회로도로서, 이를 참조하면 내부 클럭 발생장치는 다음과 같은 구성을 갖는다.
즉, 본 발명의 장치는 소스 클럭신호를 입력받아 외부 TTL 레벨을 CMOS 레벨로 변환시키는 입력 버퍼(10)와, 소스 클럭신호(clock)의 상승 에지를 검출하는 상승 에지 검출부(20)와, 소스 클럭신호(clock)의 하강 에지를 검출하는 하강 에지 검출부(30)와, 반도체장치의 고속 동작 테스트 모드시 상기 소스 클럭신호(clock)의 상승 에지 및 하강 에지에 각각 동기되어 내부 테스트 클럭신호(iclkp)를 출력하는 출력부(40)로 구성된다.
좀 더 상세하게는, 상기 상승 에지 검출부(20)는 입력 버퍼(10)를 통해서 출력된 신호(clkd)를 입력받아서 소스 클럭신호(clock)의 상승 에지에 동기하여 제 1신호(clkp1)를 발생한다. 상기 상승 에지 검출부(30)의 회로 구성의 일 예는 입력 버퍼(10)의 신호(clkd)를 버퍼링하는 제 1 및 제 2인버터(Inv1,Inv2)와, 제 2인버터(Inv2)의 출력(clkd1)을 반전하는 제 3인버터(Inv3)와, 제 3인버터(Inv3)의 출력을 소정 시간 지연하는 제 1지연기(22)와, 제 2인버터(22)의 출력과 제 1지연기(22)의 출력(dly1)을 부정 논리곱하여 제 1신호(clkp1)를 발생하는 논리 게이트(NAND1)로 이루어진다.
그리고, 하강 에지 검출부(30)는 테스트 시작 신호(test_mode)에 응답하여 인에이블되며 입력 버퍼(10)의 신호(clkd)를 입력받아서 소스 클럭신호(clock)의 하강 에지에 동기하여 제 2신호(clkp2)를 발생한다. 상기 하강 에지 검출부(30)의 구성 일 예는 테스트 신호(test_mode)를 반전하는 제 4인버터(Inv4)와, 제 4인버터(Inv4)의 출력에 턴온되어 입력 버퍼 출력(clkd)의 반전 신호를 출력하는 제 1트랜지스터(Tr)와 제 5인버터(Inv5)와, 제 4인버터(Inv4)의 출력에 턴온되어 제 5인버터(Inv5)의 출력을 접지 레벨로 낮추는 제 2트랜지스터(Tr2)와, 제 5인버터(Inv5)와 제 2트랜지스터(Tr2)의 출력을 소정 시간 지연하는 제 2지연기(32)와, 입력 버퍼 출력의 반전신호인 제 1인버터(Inv1)의 출력(clkd2)과 제 2지연기(32)의 출력(dly2)을 부정 논리곱하여 제 2신호(clkp2)를 발생하는 제 2논리 게이트(NAND2)로 구성된다.
또한, 출력부(40)는 상승 에지 검출부(20)와 하강 에지 검출부(30)의 제 1 및 제 2신호(clkp1,clkp2)를 부정 논리곱하는 낸드 게이트를 이용하여 소스 클럭의 한 주기 동안에 2개의 내부 클럭신호(iclkp)를 발생한다.
이러한 구성으로 이루어진 본 발명의 테스트를 위한 내부 클럭 발생장치는 소스 클럭신호(clock)의 상승 에지 및 하강 에지를 검출하여 테스트 모드시 소스 클럭신호(clock)의 한 주기동안 2주기의 내부 클럭 신호(iclkp)를 발생함으로써 반도체장치의 고속 동작 테스트시 테스트 장비가 테스트할 수 있는 최대 주파수보다 두 배 빠른 클럭 신호를 공급한다.
도 2는 본 발명의 다른 실시예에 따른 SDRAM 장치의 테스트를 위한 내부 클럭 발생장치를 나타낸 회로도로서, 이를 참조하면 본 발명의 실시예의 구성은 상술한 일 실시예에서 인버터 제어 대신에 전송 게이트를 이용한 것이다.
즉, 본 발명의 내부 클럭 발생장치는 상술한 실시예와 마찬가지로 입력 버퍼(10)와, 상승 에지 검출부(20)와, 하강 에지 검출부(30) 및 출력부(40)로 구성된다.
여기서, 상승 에지 검출부(20)의 회로 구성은 입력 버퍼(10)의 신호(clkd)를 버퍼링하는 인버터들(Inv10,Inv11)와, 인버터 Inv11의 출력을 지연하는 제 1지연기(22)와, 지연기(22)의 출력을 반전하는 인버터(Inv12)와, 인버터 Inv11 및 Inv12의 신호를 부정 논리곱하여 제 1신호(clkp1)를 발생하는 논리 게이트(NAND10)로 이루어진다.
그리고, 하강 에지 검출부(30)는 테스트 신호(test_mode)를 반전하는 인버터(Inv13)와, 테스트 신호와 인버터의 출력에 응답하여 턴온되어 입력 버퍼 출력(clkd)의 반전 신호를 출력하는 전송 트랜지스터(Tr10)와, 인버터 Inv13의 출력에 의해 턴온되어 전송트랜지스터(Tr10)의 출력을 접지 레벨로 낮추는 풀다운 트랜지스터(Tr11)와, 풀다운 트랜지스터의 출력을 소정 시간 지연하는 제 2지연기(32)와, 지연기(32)의 출력을 반전하는 인버터(Inv14)와, 인버터 Inv14의 신호(dly2)와 전송 트랜지스터(Tr10)의 출력(clkd2)을 부정 논리곱하여 제 2신호(clkp2)를 발생하는 논리 게이트(NAND11)로 구성된다.
도 3은 본 발명의 또 다른 실시예에 따른 SDRAM 장치의 테스트를 위한 내부 클럭 발생장치를 나타낸 회로도로서, 이를 참조하면 본 발명은 상술한 실시예에서 따로 사용되는 지연기를 공통으로 사용하도록 회로 구성을 변경한 것이다.
그러면, 본 발명의 또 다른 실시예에서는 도 2의 회로 구성과 동일하게 입력 버퍼(10), 상승 에지 검출부(20) 및 출력부(40)로 구성된다.
여기서, 상승 에지 검출부(20)는 인버터 Inv20, Inv21과, 지연기(22)와, 인버터 Inv22, 및 낸드 게이트(NAND20)로 구성된다.
그리고, 하강 에지 검출부(30)는 테스트 신호(test_mode)를 반전하는 인버터(Inv23)와, 테스트 신호와 인버터 Inv23의 출력에 응답하여 턴온되어 상기 인버터 Inv20의 신호를 출력하는 전송 트랜지스터(Tr20)와, 인버터 Inv23의 출력에 의해 턴온되어 전송트랜지스터(Tr20)의 출력을 접지 레벨로 낮추는 풀다운 트랜지스터(Tr21)와, 상승 에지 검출부(20)의 지연기(22)를 통해 출력된 신호를 반전한 신호(dly1)를 다시 반전한 인버터 Inv24를 통해서 출력된 신호 dly2와 풀다운 트랜지스터의 출력(clkd2)을 부정 논리곱하여 제 2신호(clkp2)를 발생하는 낸드 게이트(NAND21)로 구성된다.
도 4는 정상 상태와 테스트 상태일 때 본 발명의 반도체장치의 테스트를 위한 내부 클럭 발생장치의 동작 타이밍도이다.
도 4를 참조하면, 상술한 본 발명의 내부 클럭 발생장치는 테스트 모드시 테스트 입력신호(test_mode)가 하이레벨일 때 외부에서 소자 내부로 입력되는 소스 클럭신호(clock)의 상승 및 하강 에지에 동기되어 소자 내부에서 주 클럭으로 사용되는 내부 클럭신호(iclkp)를 발생한다.
특히, 내부 클럭 발생장치는 정상 동작(A)시에는 내부 클럭신호(iclkp)가 소스 클럭신호의 1주기동안 동일한 주파수(T1)를 출력한다. 하지만, 테스트 동작(B)으로 전환되면 내부 클럭신호(iclkp)가 소스 클럭신호의 1주기동안 두배의 주파수(T2)로 출력된다.
상기한 바와 같이 본 발명에 따르면, 테스트 모드시 동기형 반도체 메모리장치의 소자 내부에서 소스 클럭신호의 상승 에지와 하강 에지에 동기하여 각각 내부 테스트 클럭 펄스를 발생함으로써 테스트 장비가 테스트할 수 있는 최대 주파수보다 두배의 주파수 성능을 갖는다. 이에 따라, 고속화되고 있는 SDRAM 소자를 테스트할 경우 고속 테스트 장비를 새로이 구입하지 않고서도 현재 테스트 장비를 그대로 사용하여 그 장비의 최대 주파수에 비해 두배 빠른 SDRAM 소자까지 테스트 할 수 있다.

Claims (6)

  1. 반도체장치의 테스트를 위한 내부 클럭 발생장치에 있어서,
    소스 클럭신호를 입력받는 입력 버퍼;
    상기 입력 버퍼를 통해서 출력된 신호를 입력받아서 상기 소스 클럭신호의 상승 에지에 동기하여 제 1신호를 발생하는 상승 에지 검출부;
    테스트 시작 신호에 응답하여 인에이블되며 상기 입력 버퍼의 신호를 입력받아서 소스 클럭신호의 하강 에지에 동기하여 제 2신호를 발생하는 하강 에지 검출부; 및
    상기 상승 에지 검출부와 하강 에지 검출부의 제 1 및 제 2신호를 조합하여 상기 소스 클럭의 상승 에지와 하강 에지에 각각 내부 클럭신호를 발생하는 출력부를 구비하는 것을 특징으로 하는 반도체장치의 테스트를 위한 내부 클럭 발생장치.
  2. 제 1항에 있어서, 상기 상승 에지 검출부는
    상기 입력 버퍼를 통해서 출력된 신호를 버퍼링하는 제 1 및 제 2인버터;
    상기 제 2인버터의 출력을 반전하는 제 3인버터;
    상기 제 3인버터의 출력을 소정 시간 지연하는 제 1지연기; 및
    상기 제 2인버터의 출력과 제 1지연기의 출력을 논리조합하여 상기 제 1신호를 발생하는 논리 게이트를 구비하는 것을 특징으로 하는 반도체장치의 테스트를 위한 내부 클럭 발생장치.
  3. 제 1항에 있어서, 상기 제 3인버터와 제 1 지연기의 위치를 바꿀 수 있는 것을 특징으로 하는 반도체장치의 테스트를 위한 내부 클럭 발생장치.
  4. 제 1항에 있어서, 상기 하강 에지 검출부는
    상기 테스트 신호를 반전하는 제 4인버터;
    상기 제 4인버터의 출력에 턴온되어 입력 버퍼 출력의 반전 신호를 출력하는 제 1트랜지스터와 제 5인버터;
    상기 제 4인버터의 출력에 턴온되어 제 5인버터의 출력을 접지 레벨로 낮추는 제 2트랜지스터;
    상기 제 5인버터와 제 2트랜지스터의 출력을 소정 시간 지연하는 제 2지연기; 및
    상기 입력 버퍼 출력의 반전신호와 상기 제 2지연기의 출력을 논리 조합하여 상기 제 2신호를 발생하는 제 2논리 게이트를 구비하는 것을 특징으로 하는 반도체장치의 테스트를 위한 내부 클럭 발생장치.
  5. 제 1항에 있어서, 상기 하강 에지 검출부는
    상기 테스트 신호를 반전하는 인버터;
    상기 테스트 신호와 인버터의 출력에 응답하여 턴온되어 입력 버퍼 출력의 반전 신호를 출력하는 전송 트랜지스터;
    상기 인버터의 출력에 의해 턴온되어 상기 전송트랜지스터의 출력을 접지 레벨로 낮추는 풀다운 트랜지스터;
    상기 풀다운 트랜지스터의 출력을 소정 시간 지연하는 지연기;
    상기 지연기의 출력을 반전한 신호와 상기 전송 트랜지스터의 출력을 논리 조합하여 상기 제 2신호를 발생하는 논리 게이트를 포함하는 것을 특징으로 하는 반도체장치의 테스트를 위한 내부 클럭 발생장치.
  6. 제 1항 내지 제 5항에 있어서, 상기 하강 에지 검출부는
    상기 테스트 신호를 반전하는 인버터;
    상기 테스트 신호와 인버터의 출력에 응답하여 턴온되어 입력 버퍼 출력의 반전 신호를 출력하는 전송 트랜지스터;
    상기 인버터의 출력에 의해 턴온되어 상기 전송트랜지스터의 출력을 접지 레벨로 낮추는 풀다운 트랜지스터;
    상기 풀다운 트랜지스터의 출력과 상기 상승 에지 검출부의 지연기를 통해 출력된 신호를 반전한 신호와 논리 조합하여 상기 제 2신호를 발생하는 논리 게이트를 포함하는 것을 특징으로 하는 반도체장치의 테스트를 위한 내부 클럭 발생장치.
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* Cited by examiner, † Cited by third party
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