JPS6154535A - 最大値最小値演算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） この発明は、最大値最小値演算回路に関する。

（従来技術） 各種計測機器においては、精度、操作向上性のため、ア
ナログ値からデジタル随に変換して統計処理等の演算機
能を付加することが行なわれている。

デジタル値に変換することによって、コ／ビニ−ターの
使用が可能となり、測定２表示の自動化演算を行うこと
による測定精度の向上が可能となる。但し、一般の計測
機器では、１つの測定機能に対して、マイクロコンピュ
ータ−等の演算システムを使用するのは極めて不経済で
あるところから１通常、１チップマイクロコンピュータ
−と呼ばれるマイクロＣＰＵが用いられる。

しかし、マイクロＣＰＵでは演算速度が極めて低速であ
り、また、マイクロＣＰＵに限らず、マィクロコ／ヒー
ーターでは、データの転送速度が極めて遅いこと等から
、測定対象とする測定値の周波数成分が高い場合＆（は
、実時間処理が難しい。

このため、通常の計測機器では、測定に必要な演算機能
をハードウェア化することにより高速性を高め、その結
果のみをマイクロＣＰＵに転送するという方法がとられ
ている。この場合マイクロＣＰＵは、制御専用して用い
られる。

この種の／ｊｔ算機能をハードウェア化した回路の１例
としては、特開昭５２−８８３８３号公報に開示されて
いるものを挙げることができる。この回路は、光学］象
を読みとるセンサーからの信号をデジタル化したデジタ
ルデータに対し、最大値を検出する演算機能を有し℃い
る。しかし、この回路は。

最大値しか検出できず、また、微積分演算や４則演算等
の他の演算機能との組合せによる７ステムの拡張性がな
い。

（目　　的） そこで、本発明は、最大値のみならず最小値も検出しう
る機能を有し、更に、４則演算や微積分演算等の機能拡
張性を考慮した、最大値最小値演算回路の提供を目的と
する。

（構　　成） 以下、本発明な説明する、 本発明の最大値最小値演算回路は、比較検出手段と、６
餉のレジスタと、制御信号発生手段とを有する。

アナログ信号はＡ／Ｄ変換器でデジタル信号に変換され
、このデジタル信号はランダムアクセスメモリ（以下Ｒ
ＡＭと略記する。）Ｋ格納される。

ＲＡＭ内の演算はデータバスを媒介として行なわれる。

このＲＡＭに格納されたデジタル信号の最大値最小値が
演算検出される。

６個のレジスタのうち、第１、第２のレジスタはデータ
バスに連結され、ランダムアクセスが可能である。第３
のレジスタは・牙１、第２のレジスタの内容を一時的に
格納するため、データバスに連結される。

比較検出手段はオ６のレジスタの出力を一方の入力とし
、他方の入力はデータバスに連結される。

制御信号発生手段は比較検出手段による比較レベルの大
小に対応して、牙１、第２のレジスタのイスレカ一方に
、ＲＡＭの内容を書きこむためのものである、 以下、具体的な実晦例に即して説明する。

牙２図は、アナログ信号に対１−るＲＡＭの内容と、第
１図における最大値、最小値レジスタ２８゜６０　の内
容を模式的に表した図であり、矛４図は第１図に示す最
大値最小値検出回路のタイミングチャートである。

説明の具体性のため、ある連続する、４アドレスｉ′ｉ
＋３の内容χＩＩχ１＋１−χ１＋２１χ１＋５が第４
図の如くであるとする。また、ＲＡＭはテップセレクタ
信号Ｃ３が高レベルのとき、データバス上にデータが送
出され、チップセレクト信号ｃｓ及びライトイネーブル
信号部　がともに高レベルのとぎ、データバス上のデー
タがラムに暑き込まれる。モしてチップセレクト信号Ｃ
８が低レベルのときにはＲＡＭは高イレビーダノスとな
る、すなわち、データバス上にデータが送出されないも
のとする。

また、第４図で、信号ＩＭＩＮ　、　　ＩＭＡＸは夫々
最大値演算指令信号、最小値演算指令信号であり、これ
らは高レベルとなったとき所要の演算動作を行なわせる
。

欠に、最大値演算動作を、第１図、＋２図（Ｉ）。

矛４図に従っ″Ｃ説明する。演算な行うまえに、最大値
レジスタ２８（牙１図）には、ＲＡＭ１６に格納された
内容に対して最小と思われる値ＨＭＡ　（例えば０）を
ＣＰＵ側から入出カポ−トロ６を通じて、制御信号発生
回路５２から発生する同期パルスＴＲＡにより格納して
おく。

説明が前後したが、ここでＲＡＭ１６へのデータの格納
につき説明する。

第１図におい℃、駆動回路４０によってセンサー１０　
が駆動されると、センサー１０は検知内容（で対応する
アナログ信号Ａｇ　　を出力し、これをサンプルホール
ド回路１２に印加する。サンプルホールド回路１２は、
印加されるアナログ信号をす／プルホ−ルドし、信号Ｓ
ｐ　　を出力する。この信号Ｓｐ　　はＡ／Ｄ変換器１
４でデジタル信号ＤＷ　　に変換され、ＲＡＭ１６に格
納される、すなわち、アナログ信号Ａｇ　の最大周波数
に適合する周期内で、Ａ／Ｄ変換とＲＡＭ１６への格納
が行なわれる。信号５ｔａｒｔはＡ／Ｄ変換器１４のＥ
Ｅｍさせるスタート信号である。

初＞ａアドレスは予め、制御信号発生回路から発生する
同期信号ＬＤ　　によってアドレスカラ／り６８に設定
され、この初期アドレスから所要数のデータがＲＡＭ１
６に書き込まれるよう制御されている。

書込みはチップセレクト信号Ｃ３とライトイネーブル信
号ＷＥ　　の制御信号がＲＡＭ１６１Ｃ人力さ九る場合
にのみ行なわれる。２・６図に上記ｔｈ報格納時のタイ
ミングチャートを示す。

さて、最大値演算指令信号ＩＭＡＸ　が発生すると。

制ｊｉｌ：ｌｌ信号発生回路６２から同期パルスＣＬＫ
Ａ　　が発せられ、最大値レジスタ２８の内容がデータ
バス１８上Ｅて送出される（１・４図（１）のＢ信号に
おける白部分）。この内容は、同期パルスＣＬＫＣによ
りレジスタ２０にラッチされ、デジタルコンパレータ２
２の一方の入力Ａとなる。コンパレーター２２は比較検
出手段を構成する。この動作が終了すると、千ノブセレ
クト信号Ｃ３に従ってＲＡＭ１６の内容がデータバス１
８上に送出され、デジタルコンパレータ２２の他方の入
力Ｂとなる（」・４図（Ｌ）のＢ信号の斜線部分）。デ
ジタルコンパレータ２２では、これら人力Ａ、Ｂの比較
が行なわれ、Ａ＜Ｂであるとき即ち、最大値レジスタ２
８の内容に対してＲＡＭ１６の現在アドレスにおける内
容の方が大きい場合のみ、高レベルの信号（Ａ＜Ｂ）が
発せられる。また、この動作が終了すると、アドレスカ
ウンタ３８を１アドレスだけ進行するためのクロックパ
ルスＡＤ　＋　１　　がアドレスカウンタ６８に印加さ
れ、ＲＡＭ’１６のアドレスは１から１＋１に転移スる
〇 一方、信号ＩＭＡＸ　　と、この期間内に発生するタイ
ミンクパルスＣＬＫＴ　　とのアンドがアンド回路２４
にてとられ、このタイミングパルスＬＤＡが、最大値レ
ジスタ２８の書き込み時のタイミングを与える。

このトキ同期パルスＴＲＡは発生しておらず、タイミン
グパルスＬＤＡがそのままオア回路２５の出力信号ＬＤ
ｌｖｉＡＸのタイミングを与え、この信号ＬＤＭＡＸが
高レベルのとき、データバス１８の内容（アドレスは１
＋１になっている）が最大値レジスタ２８に格納される
。すなわち、制御信号発生回路６２、アンド“回路２４
，２６、オア回路２５．２７は、ｆｌｌＪ　ｉ卸信号発
生手段を構成している。

これらの動作を所要数だけ繰返せば、結局動作終了時点
では、３・２図（１）に示すような最大値の内容が、最
大値レジスタ２８に格納されていることになる。

従って最大値の演算動作が終了した時点でｎｊＩＪ側１
信側光信号発生装置６２１．同期パルスＣＬＫＡ　　を
送出してこの内容を入出カポ−トロ６を通して読み取れ
ばよい。

以上、最大値演算動作につき説明したが、最小値演算動
作についても同様であって、このときのタイミングチャ
ートは２１４図（］Ｉ）の如きものとなる。このときは
、同期パルスＣＬＫＡ、　ＴＲＡ　等のかわりに同期パ
ルスＣＬＫＢ、　　ＴＲＢ　等が用いられる。

（効　果） 以上、本発明に↓れば、新規な演算回路を提供できる。

この演算回路では、ＲＡＭに格納された一連のデジタル
のデータの最大値・最小値を迅速に演算算出できる。ま
た、４則演算、微積分演算等の演算機能が必要な場合、
これらの機能を達成する演算回路をデータバス上に容易
に連結可能であるため、ンステムの拡張が容易である。

【図面の簡単な説明】

第１図は、本発明の１実姉例を示すブロック図、第２図
は、アナログ信号とＲＡ’Ｍの内容、最大値と最小値の
演算による検出を説明するための図、矛５図および牙４
図はタイミングチャートである。 １８・・・データバス、２４．２６・・・アンド回路、
２５゜２７・・・オア回路 アドレス Ａρ争ｆ 幻ｌ！１ じ、ｌｆＡ内忽

Claims (1)

1. 【特許請求の範囲】 アナログ信号をＡ／Ｄ変換器でデジタル信号に変換し、
   このデジタル信号をランダムアクセスメモリに格納した
   後、上記ランダムアクセスメモリ内の演算をデータバス
   を媒介として行うデジタル演算回路において、 上記データバスに連結されるランダムアクセス可能な第
   １および第２のレジスタと、 これら第１および第２のレジスタの内容を一時的に格納
   するべくデータバスに連結される第３のレジスタと、 この第３のレジスタの出力を一方の入力とし、他方の入
   力がデータバスに連結される比較検出手段と、 この比較検出手段による比較レベルの大小に対応して上
   記第１または第２のレジスタのいずれかに、上記ランダ
   ムアクセスメモリの内容を書き込むための制御信号発生
   手段と、を有することを特徴とする最大値最小値演算回
   路。