JPS5813864B2 - ロジツク信号観測装置 - Google Patents

Description

【発明の詳細な説明】 本発明はロジックアナライザ又はロジックスコープと呼
ばれるロジック信号観測装置に関し、更に詳細には、第
１のロジック信号と第２のロジック信号との両方を観測
することが可能なロジック信号観測装置に関するもので
ある。

ロジック信号を専用に観測するための従来のロジックア
ナライザは、第１図に示す如く複数の入力端子１ａ，１
ｂ，１ｃ・・・１ｎと、スレショルドレベルと呼ばれる
基準電圧を発生するスレショルドレベル回路２と、スレ
ショルドレベル回路２で決定されたスレショルドレベル
と複数のデジタル入力信号とを比較して完全な二進化デ
ジタル信号を形成するために設けられた複数のコンパレ
ータ３ａ ，３ｂ ，３ｃ・・・３ｎと、クロツク信号
発生器４と、このクロック信号発生器４から供給される
クロツク信号に基づいて複数のコンパレータ３ａ一３ｎ
の出力を夫々サンプリングするための複数のサンプリン
グ回路５ａ ， ５ｂ ， ５ｃ・・・５ｎと、クロツ
ク信号に基づいてサンプリング信号を順次に記憶する複
数の半導体メモリ６ａ，６ｂ，６ｃ・・・６ｎと、この
複数のメモリ６ａ〜６ｎに対する信号の書き込みを中止
させるためのトリガ信号を発生するトリが信号回路７と
、このトリガ信号回路７から発生したトリガ信号をメモ
リ容量を考慮して所定時間だけ遅延させメモリ６ａ〜６
ｎに対するデータの書き込みを中止させる信号を発生す
る遅延回路８と、複数のメモリ６ａ〜６ｎから読み出さ
れた信号に基づいて表示信号を形成するための表示信号
形成回路９と、この表示信号形成回路から供給される表
示信号に対応した表示を行うためのＣＲＴ表示装置１０
とから成る。

ところで、ロジックアナライザには犬別してタイミング
アナライザとステートアナライザとがある。

前者のタイミングアナライザは、複数信号の時間関係、
パルスの有無、パルスの時間幅等の観測を行うことを目
的とするものであり、一般には内部に数種のクロツク信
号を発生することが出来るクロツク信号発生器を有し、
高速クロツク信号で半導体メモリにロジック信号を記憶
するように構成されている。

更に、タイミングアナライザはクロックとクロツクとの
間に入ってきた例えばひげ状のパルス即ちグリツチ等も
検出出来るように構成される。

そして、一般には４〜１６個の入力端子に入力されるコ
ンピュータ回路のコントロール信号等を例えば第２図に
示すようにタイミングダイアグラムでＣＲＴ表示装置に
表示する。

一方、ステートアナライザは主にＣＰＵのバス上の状態
遷移を観測することを目的とするものであり、ク田ンク
信号としてバス信号の状態遷移に同期した被測定信号の
基準クロツク即ち外部クロツクを使用するように構成さ
れている。

このため、ステートアナライザは、タイミングアナライ
ザに比べて比較的遅いクロツク速度で記憶動作をすれば
よい。

そして、一般には１６〜３２本の入力端子によってバス
信号を同時に受け入れ、バス信号の示す情報値を読み取
り易いように２進、８進、または１６進等の英数字の表
としてＣＴＲ表示装置に表示する。

即ち第３図に示す如く例えば１６進の英数字でバス信号
を表示する。

上述の如くタイミングアナライザとステートアナライザ
とは使用目的、要求される機能などで異なるにも拘らず
、基本構成が類似しているから、切換えによってタイミ
ングアナライザとステートアナライザとの両方に使用す
ることが出来るようにしたロジックアナライザがある。

しかし、この装置ではいずれか一方の表示しか出来ない
。

この欠点を解決するために、タイミングアナライザ部と
ステートアナライザ部とを一台の装置に内蔵させ、トリ
ガ信号のみを共用する装置も出現している。

しかし、この場合、タイミングアナライザ部とステート
アナライザ部とでの記憶動作はそれぞれ異なるクロック
によって行われているため、トリガポイントを除けば、
タイミングアナライザ部で捕えたデータとステートアナ
ライザ部で捕えたデータとの時間関係を読むことが出来
ない。

そこで、本発明の目的は、第１のロジックアナライザ部
と第２のロジックアナライザ部とが内蔵された装置にお
いて、第１のロジックアナライザ部のデータと第２のロ
ジックアナライザ部のデータとの時間関係を表示装置上
で容易に読みとることが可能なロジック信号観測装置を
提供することにある。

上記目的を達成するための本発明は、第１のロジック信
号が入力される第１の入力端子と、第２のロジック信号
が入力される第２の入力端子と、前記第２のロジック信
号に関連した外部クロツク信号が入力される外部クロツ
ク信号入力端子と、前記外部クロツク信号に対して所望
の周期で内部クロツク信号を発生する内部クロツク信号
発生器と、前記第１の入力端子から供給される前記第１
のロジック信号を前記内部クロツク信号に基づいて順次
にサンプリングする第１のロジック信号用サンプリング
回路と、前記外部クロツク信号入力端子に接続され、前
記外部クロツク信号を前記内部クロツク信号で順次にサ
ンプリングする外部クロツク信号用サンプリング回路と
、前記第２の入力端子から供給される前記第２のロジッ
ク信号を前記外部クロツク信号に基づいて順次にサンプ
リングする第２のロジック信号用サンプリング回路と、
前記第１のロジック信号用サンプリング回路でサンプリ
ングされた信号を前記内部クロツク信号に基づいて順次
に書き込む第１のロジック信号用メモリと、前記外部ク
ロツク信号用サンプリング回路でサンプリングされた信
号を前記内部クロツク信号に基づいて順次に書き込む外
部クロツク信号用メモリと、前記第２のロジック信号用
サンプリング回路でサンプリングされた信号を前記外部
クロツク信号に基づいて順次に書き込む第２のロジック
信号用メモリと、前記第１のロジック信号用メモリ、前
記外部クロツク信号用メモリ、及び前記第２のロジック
信号用メモリに対する信号の書き込みを中止させるため
の共通のトリガ信号を発生するトリガ信号回路と、前記
第１のロジック信号用メモリ及び前記外部クロツク信号
用メモリから読み出された信号、及び前記第２のロジッ
ク信号用メモリから読み出された信号に基づいて表示信
号を形成する表示信号形成回路と、前記表示信号形成回
路から供給される表示信号に対応した表示をする表示装
置とから成るロジック信号観測装置に係わるものである
。

上記本発明によれば、外部クロツク信号が内部クロツク
信号によってサンプリングされ、これが内部クロツク信
号で駆動されるメモリに書き込まれる。

即ち第２のロジック信号に関係を有する外部クロツク信
号と第１のロジック信号とが共通の内部クロツク信号で
サンプリングされ且つメモリに書き込まれる。

このため、外部クロツク信号と第１のロジック信号との
関係即ち第１のロジック信号と第２のロジック信号との
時間関係を容易に知ることが可能になる。

以下、図面を参照して本発明の実施例について述べる。

第４図は第１のロジックアナライザ部としてタイミング
アナライザ部を有し、第２のロジックアナライザ部とし
てステートアナライザ部を有する本発明の第１の実施例
に係わる複合型ロジックアナライザを示す。

この第４図において第１図と同一符号で示す部分は、第
１図で同一符号で示したものと実質的に同一であるので
、その説明を省略する。

この第４図の上半分に示すタイミングアナライザ部と下
半分に示すステートアナライザ部との基本的構成は同一
であり、第１の複数の入力端子１ａ〜１ｎと第２の複数
の入力端子１１ａ〜１１ｎ、第１のスレショルドレベル
回路２と第２のスレショルドレベル回路１２、第１の複
数のコンパレータ３ａ，３ｂ，３ｃ・・・３ｎと第２の
複数のコンパレータ１３ａ，１３ｂ，１３ｃ…１３ｎ、
第１の複数のサンプリング回路５ａ，５ｂ，５ｃ・・・
５ｎと第２の複数のサンプリング回路１５ａ，１５ｂ，
１５ｃ…１５ｎ，第１の複数のメモリ６ａ，６ｂ，６ｃ
…６ｎと第２の複数のメモリ１６ａ，１６ｂ，１６ｃ…
１６ｎは夫々実質的に同一構成であり且つ実質的に同一
機能を有する。

上半分のタイミングアナライザ部においては、第１の入
力端子１３〜１口に入力される第１のロジック信号がク
ロック信号発生器４から発生する高速の内部クロツク信
号によってサンプリングされ且つ書き込みされるが、下
半分に示すステートアナライザ部においては、第２の入
力端子１１ａ〜１１ｎに入力される第２のロジック信号
がこれに関係する外部クロツク信号によってサンプリン
グされ且つ書き込まれる。

このため、外部クロツク入力端子２１が設けられ、この
外部入力端子２１はコンパレータ１３ｎ＋１を介して第
２のサンプリング回路１５ａ〜１５ｎ及び第２のメモリ
１６ａ〜１６ｎに結合されている。

尚外部クロツク信号は内部クロツク信号よりも周期の長
い信号即ち繰返し周波数が低い信号である。

本装置では第１のロジック信号と第２のロジック信号と
の時間関係を明白に知るために、外部クロツク信号用サ
ンプリング回路５ｎ＋１と外部クロツク信号用メモリ６
ｎ＋１とが設けられ、外部クロツク信号入力端子２１が
、波形整形用コンパレータ１３ｎ＋１を介して外部クロ
ツク信号用サンプリング回路５ｎ＋１に接続されている
。

そして第１のロジック信号と同様に内部クロツク信号で
外部クロツク信号のサンプリング及び書き込みを行うた
めに、外部クロツク信号用サンプリング回路５ｎ＋１及
びメモリ６ｎ＋１に内部クロツク信号発生器４が接続さ
れている。

１Ｔは共通トリガ信号回路であって、第１のロジック信
号用メモリ６ａ〜６ｎ、外部クロツク信号用メモリ６ｎ
＋１、及び第２のロジック信号用メモリ１６ａ〜１６ｎ
に対する信号の書き込みを中止させるための共通のトリ
ガ信号を内部的又は外部的に発生させる回路である。

このトリが信号はそのまま第１のメモリ６ａ〜６ｎ、外
部クロツク信号用メモリ６ｎ＋１、及び第２のメモリ１
６ａ〜１６ｎに加えることも可能であるが、この実施例
ではトリガ点よりも後のデータも各メモリに書き込むた
めに、遅延回路１０及び２０が設けられている。

尚第１の遅延回路１０の遅延時間は内部ク田ンク信号の
周期の整数倍に設定され、第２の遅延回路２０の遅延時
間は外部クロツク信号の周期の整数倍に設定されている
。

第１のロジック信号用メモリ６ａ〜６ｎ、及び外部クロ
ツク信号用メモリ６ｎ＋１、及び第２のロジック信号用
メモリ １ ６ ａ〜１６ｎのそれぞれに記憶されたデ
ータを読み出すための表示用クロツク信号によってタイ
ミングアナライザ部のメモリ ６ ａ〜６ｎ＋１から読
み出されたデータ、及びステートアナライザ部のメモリ
１６ａ〜１６ｎから読み出されたデータを受け入れる表
示信号形成回路１８は、各メモリの出力データに対応し
た表示信号を形成し、これを共通のＣＲＴ表示装置１９
に送るものであり、例えば第５図Ａに示すタイミングダ
イアグラムを得るための縦軸信号形成用Ｄ−Ａ変換器、
横軸信号形成用鋸歯状波発生器又はＤ−Ａ変換器、又第
５図Ｂに示す英数字を得るための縦軸信号形成用Ｄ−Ａ
変換器、横軸信号形成用Ｄ−Ａ変換器、Ｚ軸信号形成用
文字信号発生回路等を含んだ公知の回路である。

上述の如く構成された装置において、第１の入力端子１
ａ〜１ｎをコンピュータの例えばコントロール信号回路
に接続し、第２の入力端子１１ａ〜１１ｎをＣＰＵのバ
スに接続し、外部クロツク信号入力端子２１を上記バス
におけるクロツク回路に接続したとすれば、第１のロジ
ック信号としてのコントロール信号は内部クロツク信号
で第１のメモリ６ａ〜６ｎに順次に書き込まれる。

また第２のロジック信号としてのバス信号は外部クロツ
ク信号で第２のメモリ １ ６ ａ〜１６ｎに順次に書
き込まれる。

これと同時に外部クロツク信号が外部クロツク信号用メ
モリ６ｎ＋１に内部クロツク信号で順次に書き込まれる
。

尚第１の入力端子１８〜Ｉｎｓ第２の入力端子１１ａ〜
１１ｎ１及び外部クロツク信号入力端子２１に入力する
信号が例え正確な所定高レベルと所定低レベルとの２値
信号でなくとも、コンパレータ３ａ〜３ｎ及び１３ａ〜
１３ｎ＋１で波形成形されて完全な２値信号となるので
、各サンプリング回路５３〜５ｎ＋１及び１５ａ〜１５
ｎからは高レベル又は低レベルの信号が次段のメモリに
送られる。

上述の如きデータの書き込みを行っている時に、トリガ
回路１７よりトリガ信号が発生すると、トリガ信号発生
時点から第１の遅延時間後にメモリ６ａ〜６ｎ＋１に対
するデータの書き込みが終了し、第２の遅延時間後には
メモリ １ ６ ａ〜１６ｎに対するデータの書き込み
が終了する。

今、第１及び第２の遅延回路１０．２０の遅延時間が各
チャンネルのメモリ長だけ夫々のクロツクで数えた時間
であるとすれば、トリガ信号が発生した時点から各メモ
リ長分の入力情報が各メモリに書き込まれる。

従って、第４図の上半分のタイミングアナライザ部のデ
ータに基づくＣＲＴ上の第５図Ａのタイミングダイアダ
ラムの左端がトリガポイントとなる。

また第４図の下半分のステートアナライザ部のデータに
基づ＜ＣＲＴ上の第５図Ｂの英数字の表の上端がトリガ
ポイントとなる。

第５図Ａにおける２値のデジタル波形２２は、第１の入
力端子１ａ〜１ｎに入力されたロジック信号に対応し、
第５図Ｂの最下段のクロツク信号波形２３は外部クロツ
ク信号入力端子２１に入力された信号に対応する。

また第５図Ｂのステートテーブルに於ける（０１００）
，（０１０１），…（０４ＦＦ）等の英数字は第２の入
力端子１１ａ〜Ｉｌｎに入力された信号に対応し、単位
外部クロツク信号で１段の英数字表示がなされる。

従って、第５図ＡとＢとの比較において、ｔ１とｔ′１
，ｔ２とｔ′２，ｔ３とｔ’３，ｔ４とｔ′４，ｔ５と
ｔ’５，ｔ６とｔ′６とは夫々対応している。

このため、第５図Ａの波形２２と第５図Ｂのステートテ
ーブルの英数字表示データの時間関係を明白且つ容易に
知ることが出来る。

また本装置ではタイミングアナライザ部を高速動作可能
に構成し、ステートアナライザ部を低速動作構成とした
ので、総ての入力を高速処理するものに比較して装置の
価格を大幅に下げることが可能である。

次に、本発明の別の実施例及び変形例について述べる。

但し、第６図及び第７図において第４図と同一符号で示
すものは、第４図で同一符号で示すものと実質的に同一
であるので、その説明を省略する。

第６図に示す本発明の第２の実施例に係わる複合型ロジ
ックアナライザに於いては、第１のロジック信号と同時
に外部クロツク信号を表示することが不要な場合には、
スイッチ２４によって外部クロツク信号伝送ライン２１
ａをそのサンプリング回路５ｎ＋１から切り離し、これ
に代ってサンプリング回路５ｎ＋１をコンパレーク３ｎ
＋１を介して入力端子１ｎ＋１に接続するように構成さ
れている。

即ち、外部クロツク信号処理用のサンプリング回路５ｎ
＋１及びメモリ６ｎ＋１を必要に応じて第１のロジック
信号の処理にも利用出来るように構成されている。

このように構成しても第１の実施例と同様な作用効果を
得ることが出来る。

第７図に示す本発明の第３の実施例に係わる複合型ロジ
ックアナライザにおいては、第４図の回路に更にクロツ
ククオリファイア入力端子２５を設け、この入力端子２
５にコンバレーク１３ｎ＋２を接続し、コンパレータ１
３ｎ＋１と１３ｎ＋２との出力を入力とするＡＮＤゲー
ト２６を設け、このＡＮＤゲート２６の出力を第２のサ
ンプリング回路１５ａ〜１５ｎ、第２のメモリ１６ａ〜
１６ｎ１及び外部クロツク信号用サンプリング回路５ｎ
＋１に供給している。

即ち、外部クロツク信号に対してクロツククオリファイ
ア機能をもつ場合には有効な外部クロツク信号を送るよ
うに構成されている。

このように構成しても第１の実施例と同様な作用効果が
得られる。

第８図はＣＲＴ表示装置１９に於ける表示方法の変形例
を示すものである。

この表示方法では、共通のＣＲＴ上に第１のロジック信
号波形２２と外部クロツク信号波形２３とは表示される
が、ステートテーブルは表示されない。

しかし、ｔ３時点において波形２２中に黒点で示すよう
に輝度変調による輝点表示によるカーソルをもっている
。

そしてこのカーソルを例えばｔ３時点に合せるとｔ３時
侭に於ける第２のロジック信号がＣＲＴ上部に例えば（
０１０２）のように表示される。

このため、第１の実施例と同様に第１のロジック信号の
ｕ時点での波形と、この時点における第２のロジック信
号とを容易に知ることが出来る。

第９図はＣＲＴ表示装置１９に於ける表示方法の更に別
な変形例を示すものである。

この変形例では表示信号形成回路１８の中にマイクロプ
ロセッサを内蔵させ、第５図Ａに於ける外部クロツク信
号波形２３を表示する代りに、外部クロツク信号が存在
するｔ１，ｔ２，ｔ３，ｔ４，ｔ５時点で第１のロジツ
ク信号の波形２２を輝度変調し、外部クロツク信号発生
点が明確に判るようにしている。

そして、縦線によるカーソル２７を例えばｔ３時点の輝
点表示に合せると、この時点における第２のロジック信
号が例えば（０１０２）のようにＣＲＴ上に表示される
。

このように構成しても第１の実施例と同様な作用効果を
得ることが出来る。

以上、本発明の実施例及び変形例について述べたが、本
発明は上述の実施例に限定されるものではなく、更に変
形可能なものである。

例えば、入力端子１ａ〜１ｎ，１１ａ〜１１ｎ１及び２
１に高レベルと低レベルとから成る波形の整った信号が
入力される場合には、コンパレータ３ａ〜３ｎ、及び１
３ａ〜１３ｎ＋１を省いても差支えない。

またトリガ信号発生と同時にデータの書き込みを中止す
る場合には、遅延回路１０．２０は勿論不要である。

また更に多くの外部クロツク信号入力端子を設け、選択
された外部クロツク信号を使用するようにしてもよい。

また実施例では表示用クロツク信号を表示信号形成回路
１８で形成し、これをメモリ６ａ〜６ｎ＋１及び１６ａ
〜１６ｎに読み出しクロックとして供給しているが、こ
の表示クロツク信号即ち読み出しクロツク信号を独立し
た表示クロツク信号形成回路又は読み出しクロツク信号
発生回路から得るようにしてもよい。

【図面の簡単な説明】

第１図は従来のロジックアナライザを示すブロック図で
ある。 第２図は従来のタイミングアナライザに於ける表示を示
すタイミングダイアグラムである。 第３図は従来のステートアナライザに於けるステート表
示図である。 第４図は本発明の第１の実施例に係わる複合型ロジック
アナライザのブロック図である。 第５図は第４図のアナライザに於けるＣＲＴ上の表示を
示し、Ａはタイミングダイアグラム、Ｂはステートテー
ブルである。 第６図は本発明の第２の実施例に係わるロジックアナラ
イザのブロック図である。 第７図は本発明の第３の実施例に係わるロジックアナラ
イザのフ七ツク図である。 第８図及び第９図は表示の変形例を示すタイミングダイ
アグラム及びデータ表示図である。 尚図面に用いられている符号において、１３〜１ｎは第
１の入力端子、２は第１のスレショルドレヘル回路、３
ａ〜３ｎは第１のコンパレータ、４は内部クロツク信号
発生器、５ａ〜５ｎは第１のサンプリング回路、５ｎ＋
１は外部クロツク信号用サンプリング回路、６３〜６ｎ
は第１のメモリ、６ｎ＋１は外部クロツク信号用メモリ
、１０は第１の遅延回路、１１ａ〜１１ｎは第２の入力
端子、１ ２は第２のスレショルドレベル、１３ａ〜１
３ｎは第２のコンパレータ、１３ｎ＋１は外部クロツク
信号用コンパレータ、１５ａ〜１５ｎは第２のサンプリ
ング回路、１６ａ〜１６ｎは第２のメモリ、１７はトリ
が信号回路、１８は表示信号形成回路、１９は表示装置
、２０は第２の遅延回路である。

Claims (1)

1. 【特許請求の範囲】 １ 第１のロジック信号が入力される第１の入力端子と
   、 第２のロジック信号が入力される第２の入力端子と、 前記第２のロジック信号に関連した外部クロツク信号が
   入力される外部クロツク信号入力端子と、前記外部クロ
   ツク信号に対して所望の周期で内部クロツク信号を発生
   する内部クロツク信号発生器と、 前記第１の入力端子から供給される前記第１のロジック
   信号を前記内部クロツク信号に基づいて順次にサンプリ
   ングする第１のロジック信号用サンプリング回路と、 前記外部クロツク信号入力端子に接続され、前記外部ク
   ロツク信号を前記内部クロツク信号で順次にサンプリン
   グする外部クロツク信号用サンプリング回路と、 前記第２の入力端子から供給される前記第２のロジック
   信号を前記外部クロツク信号に基づいて順次にサンプリ
   ングする第２のロジック信号用サンプリング回路と、 前記第１のロジック信号用サンプリング回路でサンプリ
   ングされた信号を前記内部クロツク信号に基づいて順次
   に書き込む第１のロジック信号用メモリと、 前記外部クロツク信号用サンプリング回路でザンプリソ
   グされた信号を前記内部クロツク信号に基づいて順次に
   書き込む外部クロツク信号用メモリと、 前記第２のロジック信号用サンプリング回路でサンプリ
   ングされた信号を前記外部クロツク信号に基づいて順次
   に書き込む第２のロジック信号用メモリと、 前記第１のロジック信号用メモリ、前記外部ク田ンク信
   号用メモリ、及び前記第２のロジック信号用メモリに対
   する信号の書き込みを中止させるための共通のトリガ信
   号を発生するトリガ信号回路と、 前記第１のロジック信号用メモリ及び前記外部クロツク
   信号用メモリから読み出された信号、及び前記第２のロ
   ジック信号用メモリから読み出された信号に基づいて表
   示信号を形成する表示信号形成回路と、 前記表示信号形成回路から供給される表示信号に対応し
   た表示をする表示装置と、 から成るロジック信号観測装置。