JPS59183377A - ロジツク波形表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はロジック波形表示装置、特にロジック・アナラ
イザ等のテスク走査型表示器にロジック波形を表示する
装置に関する。

背景技術とその問題点 マイクロノロセッサ及びコンピュータの発展に伴なって
、種々の電子装置にロジック信号処理技術を用いるのが
一般的になってきた。デジタル−ロジック回路を開発し
たシ、校正したジ、また故障修理したりするのに、オシ
ロスコープ、ロジック・グローブ及びロジック・アナラ
イザを用いている。特にロジック・アナライプは取込み
メモリに多チャンネルの入力ロジック信号（７′″−夕
ンを記憶でき、陰極線管（Ｃ）ｊＴ）の如き表示手段に
メモリによって記憶されたデータを表示できるので、ト
リガ信号発生前のデータを観測できる。よって、ロジッ
ク・アナライプは上述の電子装置の性能を測定するのに
最適である。ロジック・アナライザには２つの表示モー
ドがあシ、その１つはＯ−、）ツク信号を信号波形とし
て表示するタイミング表示モードであシ、他の１つは記
憶したデータを２進、８進又は１６進ワードとして文字
数字にょシ表示するステート表示モードである。

テスク走査型表示器はタイミング表示モード及びステー
ト表示モードの両方のモードにおいてデータを表示でき
、また非常に多くの情報を表示してもちらつきがないの
で、ロジック・アナライザの表示手段に適する。また、
テスク走査型表示器は、表示の全体又は一部分に対し単
色表示（白黒表示）を反転できるし、更に表示全体又は
選択した部分を点滅できる。

従来のロジック波形表示装置においては、ＣＲＴ’に表
示する一連の口・ノック波形を複数のセグメントで構成
し、１つのセグメントの波形Ｊ？ターンの全種類を前以
って波形（文字）　リ−）１’・オンリ・メモＩＪ（Ｒ
ＯＭ）に記憶した。コード信号、即ちフォント情報によ
りこのＲＯＭをアドレス指定して波形パターンを発生す
る。取込みメモリ内の入力ロジック信号をタイミング波
形としてＣＲＴに表示する場合、この入力口ノック信号
を複数のセク゛メントに分割し、各セグメントをフォン
ト情報に変換する。このフォント情報を表示ランダム・
アクセス・メモＩＪ（ＦＬＡＭ）に順次記憶する。ラス
タ走査動作に同期して表示ＲＡＭの内容（フォント情報
）を繰返し読出し、波形ＦＬＯＭのアドレス端子に供給
して、輝度制御信号としての波形ノ２ターンを発生じて
、ＣＲＴはロジック波形を表示する。

この従来技術には多くの欠点がある。これら欠点の１つ
け、表示セグメントの波形／ぞターンの全種類をＲＯＭ
に記憶しなければならないため、大容量のＲＯＭが必要
である。そして大容量のＲＯＭは高価である。１つのロ
ジック波形セグメント（フォント）が多くの波形要素に
より構成されている場合、波形パターンの種類が増え、
よシ大容量のＲＯＭが必要となる。他の欠点は、取込み
メモリからロジック信号（データ）を読出して、このロ
ジック信号をフォント情報に変換するのに時間がかかる
ことである。よって、スクローリングに応じて表示ＲＡ
Ｍの内容を変更しなければならず、この変更には時間が
かかるため、ロジック波形を高速水平スクローリングに
よシ表示するのが困難である。更に表示したロジック波
形を拡大（又は縮小）するには、表示ＲＡＭを書換えな
ければならない。

ところで、ロジック拳アナライザのグリッチ検出器はグ
リッチ（ロノック動作に悪影響を与える巾の狭いパルス
）を検出する。この検出したグ１ノツチをロジック波形
と同時に表示する。即ちグリッチをロジック波形に重畳
する。従来の口・ノック波形表示装置はグリッチをアト
リビュート情報として処理するので、このアトリビュー
ト情報を処理する付加的な回路が必要である。よって、
従来技術は構成が高価であるばかシでなく、複雑であっ
た。

一方、目盛用ティック・マーク（→＋Ｈ＋）は表示した
ロジック波形のタイミング測定に役立つ。従来のロジッ
ク波形表示装置は、ロジック波形の表示と同様の複雑な
ソフトウェアによシティツク・マークをＣＲＴに表示し
ている。即ち、このティック・マークの複雑なパターン
をＲＯＭに記憶し、このテイツクパマークをフォント情
報として扱った１発明の目的 したがって本発明の目的の１つは、ロジック信゛号をタ
イミング波形としてテスク走査型表示器に表示する改良
されたロジック波形表示装置の提供にある。

本発明の他の目的は、入力ロジック信号をフォント情報
に変換することなく、簡単な・七ターンを記憶したメモ
リ手段をこの入力口・ノック信号によシアクセスするロ
ジック波形表示装置の提供にある。

本発明の更に他の目的は高速水平スフロー１ノングが可
能なロジック波形表示装置の提供にある。

本発明の他の目的は、ラスタ走置型表示器に口・ノック
波形と同時にグリッチ及び目盛用ティック・マークを容
易に表示できる口・ノック・アナライザ用のロジック波
形表示装置の提供にある。

発明の概要 本発明の口・ノック波形表示装置によれば、ＲＯＭの如
きメモリ手段は、ラスタ・ライン位置（ロジック波形の
最上位２スタ・ライン、中間ラスタ・ライン及び最下位
ラスタ・ライン）情報と、入力ロジック信号の現在のピ
クセル（画素）ビット及び直前の（又は次の）ビクセル
・ビットの論理演算結果とにより決まる簡単なｌ？ター
ンを記憶している。ロジック波形表示の最上位ラスタ・
ラインｉ−［高（１）Ｊレベルに対応し、中間ラスタ・
ラインは遷移（立上り縁及び立下９縁、即ちエツジ）に
対応し、また最下位ラスタ・ラインは「低（０）」レバ
ルに対応する。ＲＯＭはそのアドレス端子に、現在のビ
ット、直前のビット、及びラスタ・ライン位置情報を受
ける。このＲＯＭは最上位ラスタ・ラインに対応するア
ドレスに、現在のビット及び直前のビットの論理和（オ
ア）の結果を記憶している。即ち、現在及び直前のビッ
トの少なくとも一方が「高」ならば、記憶したデータは
「１」　（アンブランキング）である。また）ＬＯＭは
中間ラスタ・ラインに対応するアドレスに、現在のビッ
ト及び直前のビットの排他的論理和（排他的オア）の結
果を記憶している。即ち、現在及び直前のビットが互い
に異なれば、記憶したデータは「１」である。

更に、ＲＯＭは最下位ラスタ・ラインに対応するアドレ
スに、現在及び直前のビットの論理積の反転（ナンド）
の結果を記憶している。即ち、現在及び直前のビットの
少なくとも一方が「低」ならは配憶したデータは「１」
である。他のアドレスに記憶したデータはｌ０Ｊ（ブラ
ンキング）である。

現在のビットは入力口ノック信号であり、直前のビット
は遅延手段であるＤ型フリツゾ・フロップから得る。こ
のクリップ・７０ツノはＤ入力端子に入力ロジック信号
を受け、クロック端子にビクセル・クロック・／ｌｌス
ス受ける。水平同期信号又はブランキング信号を計数し
、この計数データを処理してラスタ・ライン位置情報を
得る。複数のロジック波形を同時にＣＲＴに表示するが
、ラスタ・ライン位置情報は各ロジック波形に対して共
通である。表示したエツジの巾はロジック波形の１ビツ
ト以下にするため、ビクセル・クロック周波数は入力ロ
ジック周波数、０２倍以上である点に留意すべきである
。また、ロジック入力信号及びビクセル・クロックはラ
スタ走査の動作に同期１゜ている点にも留意すべきであ
る。

本発明の好適な実施例においては、ＲＯＭが付加的な上
位及び下位ラスタ・ライン用のデータも記憶している。

このデータはｒＯＪ　（ブランキング）であシ、表示し
たロジック波形間にス被−スを設ける。入力ロジック信
号は、表示ＲＡＭからの読出し信号でもよい。この場合
、取込んだロジック信号を表示ＲＡＭに記憶するために
、このロジック信号をフォント情報に変換する必要はな
い。よって、本発明は取込みメモリからのロジック信号
を容易に処理することができるので、高速水平スクロー
リングが可能になる。

本発明はまた入力ロジック信号として矩形波信号をＲＯ
Ｍに供給し、（スペース用ではない）最上位及び最下位
ラスタ・ラインのデータを除去して、目盛用ティック・
マークを容易に表示できる。なお、矩形波信号は１ビツ
ト毎に「高」及び「低」ロジック・レベル間でそのレベ
ルを変化サセル。

更に、本発明はア）　ＩＪビュート（属性）技法を用い
ずにグリッチを表示できる。即ちＲＯＭにグＩＪツチ・
・ぞターンを記憶し、グリッチ情報によりアドレスを指
定する。

実施例 以下添付図を参照して本発明の好適な実施例を説明する
。第１図は本発明を用いたロジック・アナライザのブロ
ック図である。ゾロープ００）で検出したロジック入力
信号を比較／グリッチ検出回路１１’ｌｌに供給する。

回路（＋２１はロジック入力信号を所定レベルと比較し
、この入力信号を各ブロックに適する所定のロジック・
レベル（例エバ１ゴＬレベル）に変換し、取込みメモリ
０（イ）及びトリガ回路（１６）に供給する。また回路
（１２１は入力信号からグリッチを検出して、このグリ
ッチをグリッチ・メモリ（３４）に供給する。

メモリ０４）及び（２）は高速ＲＡＭで構成し、トリガ
回路０６）はワード・リコグナイザ及びカウンタを具え
ている。トリガ回路（１６）が入力信号から所望ワード
を検出すると、書込み停止信号を発生する。バス（デー
タ信号、アドレス信号及び制御信号を転送するンａ＆及
び線桔を介して、この書込み停止信号を取込みメモリ０
４）及びグリッチ・メモリｔ３４＋に供給して、メモ！
ＪＧ４１及び（３４Ｊの取込み動作を停止させる。

メモ１４１及び財）はまたライン０５）を介して書込み
命令信号も受ける。パス０８１を８０８０型マイクロプ
ロセツサの如き中央処理装Ｍ　（ＣＰＵ）１２（ＪＩＫ
ｍ続すると共に、第１図に示す他の種々のブロックにも
接続する。これらブロック間にこのノＺス０（至）によ
りデータ信号、アドレス信号及び制御信号を転送する３
８０８０型マイクログロセツサについては、インテル・
コー、ｔ９レイジョンが発行した「Ｍｃｓ−８０ユーザ
ズ・マニュアル」に詳細に説明されている。

ＣＰ　Ｕ　（２０１は、ＲＡＭ圓を一時メモリとして用
い、ＲＯＭ（２２）のファームウェア（処理方法）に従
い、システム全体を制御するロノツク演算及び処理手段
として作用する。キーボード轍は外部入力装置であシ、
操作者がデータ信号、制御信号等を入力する。クロック
信号発生器（３０）はクロック信号を各ブロックに供給
する。このクロック信号の周波数は、・マス（１８１か
らの命令信号により決まる。表示制御回路（２６）をＣ
ＲＴの如きラスタ走査型表示器Ｇ７Ｊに接続し、後述の
如く水平傾斜信号Ｈ１垂直傾斜信号■及び輝度制御信号
Ｚを供給する。ＲＡＭ（２（イ）は表示領域を含んでい
る。

次に、第１図に示すロジック・アナライザの動作を、入
力データの取込みからＣＲＴへの入力データの表示まで
にわたって説明する。操作者はプローブ（１０）を被測
定回路に接続する。ロジック・アナライザの以後の動作
は次の通りである。

（１）　　キーボード弼によ探操作者が取込み命令を入
力すると、ＣＰ　［Ｊ　（２０＋が書込み（取込み開始
）命令信号を取込みメモ＋）０４４及びグリッチ・メモ
リｃ刊に供給する。

（２）　　この書込み命令信号に応じて、メモ！Ｊ　（
１４１及び（３４）は回路０２１からの入力ロジック信
号及びグリッチを夫々取込み、それらを所定のメモリ領
域に順次記憶する。

（３）トリガ回路０６）が入力データから所定のトリガ
ψワードを検出し、所定数のクロック信号を計数すると
、トリガ回路０６）はメモ’Ｊ　（１４＋及び臨）に書
込み停止信号を供給する。

（４）　　この書込み停止信号によシ、メモリ０４）及
びＣ３４）はロジック信号及びグリッチの取込みを停止
する。

（５）　　キーボード弼により操作者は、メモリ０４１
及び（３４）に記憶されたデータを表示するようにこの
システムに命令する。

ｆ６１　　ＣＰＵ（２０）はメモリα滲及び（３４）に
記憶されたデータをＲＡＭ　（２４１の表示領域に転送
する。このＲＡＭの表示領域の内容を表示制御回路（２
６）によシ表示器Ｃ＋Ｚに表示する。

上述の動作説明から理解できる如く、本発明は第６ステ
ツプに関連する。第２図は本発明の第１実施例のブロッ
ク図であり、第１図のＲＡＭ（２４）、表示制御回路（
２Ｇ）及びＣ）（Ｔ（３３に対応する。表示タイミング
回路（４０）は基準周波数発振器及び分局器を具えてオ
リ、ラスタ走査の動作用に水平タイミング信号ＨＴ及び
垂直タイミング信号ＶＴを発生する。これら信号ＨＴ及
びＶＴを水平及び垂直駆動回路（４２に供給する。駆動
回路（４２はタイミング信号ＨＴ及びＶ′Ｆに応答して
水平傾斜信号Ｈ及び垂直傾斜信号■を発生する従来回路
である。これら傾斜信号Ｈ及びＶをＣＲ，Ｔ　Ｃ３３の
ヨーク（４４）に供給して、スクリーン上にラスタ・ラ
インを形成する。タイミング回路（４αはラスタ走査の
動作に同期して、ピクセル（ＣＲＴスクリーンの画素）
クロック信号ＰＣも発生する。ピクセル・クロック信号
ＰＣの周波数を、フリップ°フロップを可能とする分周
器（４［ｉｌによ９２分のＩＫ分周する。アドレス発生
器（４ユは２進カウンタであシ、クロック端子に分周器
（４Ｇ）からの分周したピクセル・クロック信号を受け
、クリア端子にタイミング回路ｆ４０１からの垂直タイ
ミング信号ＶＴを受ける。アドレス発生器（４８）の２
進出力信号はアドレス信号であり、Ｉ’ｔ　Ａ　Ｍ　（
２４１の表示領域をアクセスする。ｃｐＵ（２■の代シ
にアドレス発生器（４〜からの信号によｆｉＲＡＭ（２
（イ）の表示領域をアドレス指定していることに留意す
べきである。上述の如く、ＲＡＭの表示領域は取込みメ
モリ０４）から転送された取込みロジック信号を記憶し
ている。ＲＡ、Ｍ（２４１からのデータ出力は、本発明
のロジック波形表示装置への入力ロジック信号である。

Ｄ型フリップ・フロンｆ６０）は遅延手段でありＤ入力
端子にＲＡＭＣ２（イ）からの入力ロジック信号を受け
、クロック端子にピクセル・クロック信号ＰＣを受ける
ので、そのＱ出力信号はピクセル・クロックの１サイク
ルだけ遅延し、直前のビットとして用いる。ラスタ・カ
ウンタ（！ｉ２１け水平タイミング信号ＨＴを計数し、
垂直タイミング信号ＶＴによシセットされ、ラスタ・ラ
イン番号（位置）の情報を発生する。ＣＲＴ　（’３：
ＩＤはスクリーンに複数のロジック波形を同時に表示す
るので、ラスタ・ラインを複数のグループに分割する。

各グループは異なるロジック波形を表示する。よって、
各グループのラスタ・ライン番号の情報を得る必要があ
る。この目的のため、デジタル処理回路（！５４＋がラ
スタ・カウンタ（５２の出力信号を処理する。処理回路
６４）はクリップ・フロップ、ケ゛−ト、加算器等で構
成してもよい。

１つのラスタ・グループがスペース用の最上位及び最下
位ラスタ・ラインを含んで８本のラスタ・ラインから構
成され、ラスタ走査表示の１つのフィールドが２００本
のラスタ・ラインから構成されてＣＲ’ｌ’　ｆ３２１
上に８つのロジック波形を表示すると仮定すると、第１
０シツク波形の第１ラスク・ラインは例えば６８番目の
ラスタ争ラインであυ、第２０シツク波形の第１ラスク
・ラインは７６番目のラスタ・ラインであシ、第８０シ
ツク波形の第１う回路６ａは上述の如く動作する。即ち
、デジタル処理回路６４）はラスタ・カウンタ（！５２
からの８ビツトの出力信号を３ビツトの信号（ＬＯ，Ｌ
ｌ及びＬ２）に変換し、各ロジック波形グループのラス
タ・ライン番号を発生する。

ＲＯＭの如きメモリ手段（５６）はアドレス端子ＡＯに
Ｄフリップ・フロンｆ６０）からの直前のビットを受け
、アドレス端子ＡＩＶＣＲＡＭ（財）力・らの現在のビ
ットを受け、アドレス端子Ａ２乃至Ａ４にデジタル処理
回路（５４）からのラスタ・ライン位置情報ＬＯ乃至Ｌ
２を受ける。アドレス信号のＬＳＢ（最下位ビット）及
びＭＳＢ　（最上位ビット）は夫々端子ＡＯ及びＡ４に
対応する。ＲＯＭ（５６）の内容については後述する。

ＲＯＭ　（５５）のアドレス指定されたデータを輝度制
御信号Ｚとして、増巾器（５印を介してＣＲＴ（３２１
のグリッドに供給する。

第３図はＲＯＪ５５）の内容の一例を示す。この表にお
いて、縦行はアドレスＡＯ及びＡｌｌ直前ビット及び現
在のビット）により決まシ、横行はアドレスＡ２乃至Ａ
４　（ラスタ・ライン位置）によシ決まる。例えは、ア
ドレス信号が「１１００ｏ」の場合、出力は「】」であ
る。第４図は第３図に関する動作を説明するためのタイ
ミング図である。このタイミング図は、１つのロジック
波形の一部分を示し７ている。第４図において、ロジッ
ク波形ＡはＲＡＭ０４）からの入力ロジック信号であυ
、Ｂ及びＣは夫々現在のビット及び直前のビットを示し
ている。ピクセル・クロックの周波数が入力口ノック信
号の周波数の２倍である点に注意されたい。ラスタ走査
動作に同期して繰返し、ＲＡＭ（２４）を読出すので、
ＲＡＭ（２４＋からの出力は各ラスタ・ラインに対し同
じロジック信号である。

ラスタ走青位置情報（アドレス信号の上位３ビットＡ４
．Ａ３．Ａ２）が１０００」又は「１１１」の場合、直
前及び現在のビット（アドレス信号の下位２ビットＡＩ
、ＡＯ）に関係なくデータ出力は「０」である。よって
、最上位及び最下位ラスタ・ラインは第４図りに示すよ
うにブランキングされる。

この波形りにおいて、細線（点線）はブランキング状態
（輝線不表示）を示し、太線（実線）はアンブランキン
グ状態（輝線表示）を示す。第２ラスク・ライン、即ち
第１中間ラスク・ラインにおいて、位置情報はｒｏｏｔ
Ｊである。入力ロジック信号Ａは時点ｔ１において、「
０」から「１」に変化し、時点ｔ１から時点ｔ４まで「
１」を維持する。

時点ｔ１及びｔ２の期間、現在のピッ）Ｂ（アドレスＡ
１）はｒｌＪであυ、直前のピッ）Ｃ（アドレスＡＯ）
は「０」であるので、データ出力は「１」でｈｖ、この
期間の第２ラスタ・ラインはアンブランキングされる。

時点ｔ２及びｔ４の期間、現在のビット及び直前のビッ
トは「１」であるので、データ出力は「１」であシ、第
２ラスク・ラインをアンブランキングする。時点ｔ４及
びｔ５の期間において、現在及び直前のビットは夫々「
０」及び「１」であり、データ出力が「１」となって、
ラスタ・ラインをアンブランキングする。時点ｔ５及び
ｔ６の間は、直前のビット及び現在のビットが共に「０
」なので、データ出力は「０」となり、ラスタ争ライン
をブランキングする。このような動作を繰返して、第２
ラスク・ラインを完了する。上述からも判る如く、第２
ラスク・ライン（ロジック波形の最上位ラスタ・ライン
）は現在及び直前のビットの論理和によシ決定する。

第３ラスク・ラインが走査する際、ラスタ・ライン位置
情報は「０１０Ｊである。時点ｔ１及びｔ２の期間、並
びに時点ｔ４及びｔ５の期間において、ＲＯＭ　（５６
）のデータ出力は「１」であり、第３ラスク・ラインを
アンブランキングする。時点ｔ２及びｔ４の期間、並び
に時点ｔ５及びｔ６の期間において、データ出力は「０
」なので、ラスタ・ラインをブランキングする。第４、
第５及び第６ラスク・ラインの動作は第３ラスク・ライ
ンの動作と同じである。即ち、ＲＯＭ５６）に記憶され
た中間ラスタ・ライン（第３乃至第６ラスク・ライン）
のデータは、現在及び直前のビットの排他的論理和に応
じて決定する。

第７ラスタ骨ラインにおいて、ラスタ・ライン位置情報
はｌ’−１１０ｊである。時点ｔ１及びｔ２の期間、現
在及び直前のビットは夫々「１」及び「０」なのでデー
タ出力１−１：ｒｌＪであシ、第７ラスク・ラインをア
ンブランキングする。また時点ｔ２及びｔ４の期間、現
在及び直前のビットが共に「１ゴなので、データ出力「
０」に応じてラスタ・ラインをブランキングする。時点
ｔ４及びｔ５の期間において、現在及び直前のビットは
夫々ｒＯＪ及び「１」なので、データ出力は［１」であ
る。時点ｔ５及びｔ６の期間、現在及び直前のビットは
共に「０」であり、データ出力は「１」となる。よって
、時点ｔ４及びｔ６の期間、第７ラスタφラインをアン
ブランキングする。第７ラスク・ライン（ロジック波形
の最下位ラスタ・ライン）に対応するＲＯＭ（！５６）
のデータは、現在及び直前のビットの論理積の反転に応
じて決まる。入力ロジック信号Ａの他の部分及びＲＡＭ
（２４）からの他の信号に対しても上述の動作を繰返す
。この実施例において、ＲＡＭ（２４＋は８本のラスタ
・ラインのグループに対シ、同じロジック信号を発生す
る。

上述から判る如く、入力ロジック信号をフオレト情報に
変換する必要はなく、またＲＯＭ５６）の内容は非常に
簡単である。更に、ビクセル・クロック周仮数は入力口
ノック周波数の２倍なので、表示したエツジの巾は入力
口ノック信号の１ビツトの半分である。よって、ロジッ
ク信号が１ビツト毎に変化したとしても、表示したロジ
ック波形の「高」及び「低」レベルを識別できる。

第５図は本発明の他の例によるＲ、ＯＭ（５６）の内容
を示す。この場合、ＲＡＭ（２）の表示領域は第１図の
グリッチ・メモ！Ｊ　（３４］から転送されたグリッチ
情報を記憶シている。第６図のタイミング図を参照ｌ−
で、この場合の動作を次に説明する。第６図においてデ
ータＡ　ｉ−１ＲＡＭ　（２４）に記憶されたグリッチ
情報を示し、ｒＧＪは「】」に対応するグリッチを示す
。

上述の如く、ビクセル・クロック周波数は、ＲＡＭ（２
イ）からのロジック信号周波数の２倍である。データＢ
けビクセル・クロックによシクロツクされたＲＡＭ（２
４）からの現在のビットを示し、データＣはＤグリッチ
・フロップｌ５０）により遅延された直前のビットを示
す。この動作は第３及び第４の動作に類似し、ているが
、アドレス信号の上位３ピツ）（Ａ４゜Ａ３　、　Ａ２
　）が１００ＯＪ　、　［０ＯＩＪ　、　ｌ’−１１０
Ｊ又は１’−１１１Ｊのとき、即ち、第１．第２．第７
及び第８ラスタ・ラインを走査しているときは、現在及
び直前のビットに関係なくＲＯＭ（５６１のデータ出力
はｒＯＪである。第６図りに示す（’　ＲＴ　＋３２１
の表示から判る如く、グリッチを２×４の輝点で構成し
た正方形として表示する。

第７図は本発明のロジック波形表示装置による第２実施
例のブロック図である。この実施例ｉｄ：第２図の第１
実施例の一部を変更したものであるので、異なる部分に
ついてのみ説明する。グリッチ情報のロジック信号をＲ
ＡＭ（２）の表示領域から遅延子＆”−ｆ　６るＤフリ
ップ・フロップ（６０）の１）端子及びＲＯＭ（５Ｇ）
のアドレス端子Ａ１に供給する。タイミング情報のロジ
ック信号はＲＡＭ　（２（イ）の表示領域から遅延手段
であるＤグリッチ・フロラｆ　（６２）のＤ端子及びＲ
０１’ｔ４５５１のアドレス端子Ａ３に供給する。第２
図のタイミング回路顛からのビクセル・クロックＰＣに
よシフリップ・フロラｆ　（６０）及び（６２をクロッ
クして、入力ロジック信号を遅延、即ち直前のビットを
形成する。フリップ・フロップ（６０）及び鏝のＱ端子
からの直前のビットを夫々ＲＯＭｌ５６ｉのアドレス端
子ＡＯ及びＡ２に供給する。第２図と同様に、ラスタ・
カウンタｌ５２）はタイミング回路（４０）から水平タ
イミング信号ＨＴ及び垂直タイミング信号Ｖｉ’を受け
、ＣＲＴ　（’ｉ２）の全スクリーンにおけるラスタ・
ライン番号を表わす８ビツトのデジタル信号（ＲＱ〜Ｒ
７）を発生する。このデジタル信号において、ＲＯ及び
１（７は夫々ＬＳＢ　（最下位ビット）及びＭＳＢ（最
上位ビット）である。デジタル処理回路の４）はラスタ
・カウンタ（５２からの出力信号に応じて、ラスタ・ラ
イン位置情報（３ビツトのデジタル信号ＬＯ〜Ｌ２）を
ＲＯＭ　（５６）のアドレス端子Ａ４．Ａ５及び八６に
供給すイ）。この実施例は更に２個のＤフリップ・フロ
ップ（ｉｉ４１及び鋪）を具えている。グリッチ・フロ
ップ（６４）はそのＤ端子に「高」レベルを受け、クロ
ック端子にデジタル信号Ｒ７を受け、クリア端子に７リ
ツプ・フロップ剃）の写出力信号を受ける。フリップ・
フロラｆ　ｆ６６ｊはＤ端子にデジタル信号Ｒ７を受け
、クロック端子にデジタル信号Ｒ３を受ける。フリス端
子Ａ７に供給し、ＲＣ）Ｍ５（３）のデータ出力りはバ
ッファ増巾器（！ｉＳを介してＣＲＴ（３２１のＺ軸グ
リッドに供給する。この実施例はグリッチ情報及びタイ
ミング情報を組合せている。

この目的のため、ＲＯＭ（５６）の内容を第８図に示す
如く変更する。次に第９図のタイミング図を参照して、
この動作を説明する。第９図において、Ａはグリッチ情
報を示し、Ｂはタイミング回路・ノック信号を示し、Ｃ
はＣＲＴ１３３の表示を示す。この場合、ＲＯＭ（５５
）のアドレス端子Ａ７を無視している点に注意されたい
。

時点ｔＱ及びｔｌの期間において、グリッチは存在せず
、ＣＲＴ３３の表示は、直前及び現在のビット（Ａ２　
、　Ａ３　）並びにラスタ・ライン位置情報（Ａ４゜Ａ
５　、　Ａ６　）のみによシ決定する。即ち、直前及び
現在のグリッチ・ピッ）　（ＡＯ，ＡＩ）が共に１０」
の場合、ＲＯＭ１５６）の内容は第３図の場合と同じで
ある。

時点ｔ１及びｔ３の間にグリッチが存在するので、時点
ｔ１及びｔ２の期間、ＡＯ及びＡ１のグリッチ拳ビット
は夫々ｒＯＪ及び「１」であシ、時点ｔ２及びｔ３の期
間Ａｏ及びＡ１のグリッチ・ビットは共に「１」である
。時点ｔ１及びｔ３のグリッチ期間ニオいて、Ａ２及び
Ａ３のタイミング・ビットｔｎ視し、第５及び第６図の
場合のように、グリッチを表示する。よって、ＡＯ及び
ＡＩのグリッチ・ピッ）カ「ＯｌＪ　及Ｕ　［ＩＪ　ノ
ドき、ＲＯＭ　（５６）　（Ｄ　内容は、第５図の場合
と同じである。時点ｔ３及びｔ４の間、グリッチは存在
しないが、ＡＯ及びＡ１のグリッチ・ビットは「］０」
である。この場合、ＲＯＭ５６＋　（Ｄ　内容は第３図
の場合と同じであり、ロジック波形をＣＲＴ（３２１に
表示する。時点ｔ４及びｔ５の期間、並びに時点ｔ８及
びｔ９の期間の動作は、時点１０及びｔｌの期間の動作
と同じであシ、時点ｔ５及びｔ８の期間の動作は時点ｔ
１及びｔ４の期間の動作と同じである。よって、本発明
はグリッチ情報を含むロジック波形をＣＲＴ　（３２）
に第９図Ｃの如く表示する。

即ち、本発明はタイミング及びグリッチ情報を表示する
のに７オント及びアトリビュート情報は不要であり、非
常に少ないソフトウェアにょシ、ロジック・タイミング
及びグリッチ情報を処理する。

よって、高速水平スクローリングが可能となる。

目盛用ティック−マークはロジック波形のタイミングを
測定するのに非常に有効である。本発明はこのマークを
簡単に表示できる。第２．第１０及び第１１図を参照し
て、この動作を説明する。この場合、ＲＯＭ　６ｔｉ！
は第１０図に示す・ぐターンを記憶しておシ、ＲＡＭ（
２４）の表示領域は１ビツト毎にロジック・レベルが「
Ｏ，Ｊ及びｒｌＪ間で変化する矩形波を記憶している。

ＲＡＭＣ２４）が第１１図Ａに示すロジック信号を受け
ると、ＲＯＭ（５６）はアドレス端子Ａ１及びＡＯに現
在のビット（第１１図Ｂ）及び直前のビット（第１１図
Ｃ）を夫々受ける。第１０図の表に応じて、目盛用ティ
ック・マークをＣＲＴ　（３Ｚ　Ｋ第１１図りの如く表
示する。このティック・マークはロジ・ツク・タイミン
グ又はグリッチ情報と同様に表示される点に注意された
い。

本発明のロジック波形表示装置は、第１３図の如く、ロ
ジック波形、グリッチ及び目盛用ティック・マークを表
示できる。なお、第９図において、表示スクリーンは９
つの細長い領域に分割され、各領域は８本のラスタ・ラ
インにより構成されている。中央の細長い領域（中央領
域）は目盛用ティック・マークを表示するのに用い、他
の領域はグリッチ情報を含んだロジック波形に用いる。

次に、第７及び第１２図を参照して、第１３図の表示を
行なう実施例について説明する。ＲＡＭ（２４）は８チ
ヤンネルのロジック信号及びグリッチと共に、目盛用テ
ィック・マーク用の矩形波も記憶している。

ＲＯＭｅ５６）ｉｊ：第１２図に示すパターンを記憶し
ている。

フリツゾφフロップ（６４）及び槌はラスタ・カウンタ
（５２）からのデジタル信号Ｒ３及びＲ７に応じて中央
領域を検出する。この中央領域を走査するとき、アドレ
ス端子Ａ７は８本のラスタ・ラインの走査期間にｒＯＪ
を受ける。よって、中央領域が走査されるとき、ＲＡＭ
（２４）は矩形波を発生し、第１０及び第１１図を参照
して説明した如く、目盛用ティック・マークを表示する
。フリップ・フリップ（６４Ｊの互出力（Ａ７）がｒＯ
Ｊの場合、現在及び直前のビット（ＡＯ，ＡＩ）に関係
なく、ＲＯＭ（％）の内容は第１０図と同じことに注意
されたい。他の細長い領域を走査してグリッチ情報を含
んだロジック波形を表示シテいる間、　　ＲＯＭ（５ｆ
３ｊの端子Ａ７のデジタル信号は「１」である。ラスタ
走査動作に同期してＲＡＭ（２（イ）を繰返し読出すと
、ＲＡＭ（２４）はロジック信号及びグリッチ情報の両
方をラスタ・ライン毎に発生する。

この場合のＲＯＭ（５６）の内容は第８図と同じなので
、第８及び第９図を参照して説明した如くロジック波形
及びグリッチ情報を表示する。よって、第１３図の表示
が完成する。フリップ・フロップ（６４）の互出力はゲ
ート信号として作用する。

上述は本発明の好適な実施例について説明したが、当業
者には本発明の要旨を逸脱することなく種々の変更が可
能なことが理解できよう。例えばＤグリッチ・フロップ
をＲＯＭ（５５）のデータ出力とバッファ増巾器６Ｆ！
Ｉの間に挿入してもよい。この場合、このフリップ・フ
リップはＤ端子にＲＯＭ（５６）の出力を受け、クロッ
ク端子にピクセル・クロック信号を受け、このフリップ
・フリップのＱ出力信号をバッファ増巾器部に供給する
。分周器（４６）を可変にし、表示するロジック波形を
拡大（又は縮小）してもよい。パターン用のメモリ手段
は、ＲＯＭ。

ＰＩ（、ＯＭ（プログラム可能なＲＯＭ）、ＥＰＲＯＭ
（消去可能なＰＲＯＭ）、ＥＥＰＲＯＭ（電子的ＢＰＲ
ＯＭ）、又はＩ（ＡＭであってもよい。しかし、メモリ
手段が）ｔＡＭの場合、表示動作の前に必要なパターン
をＲＡＭに書込まなければならない。テスク走査型表示
器はカラーＣＦｔＴでもよい。更にメモリ手段の各各は
複数のメモリ素子及びロジック・ダートにより構成して
もよい。例えば、第１メモリ素子が第３図の／４’ター
ンを記憶し、第２メモリ素子が第５図のパターンを記憶
する。そして、ロジック・ｒ−トは直前及び現在のグリ
ッチ・ピッ）、　（ＡＯ、ＡＩ）が「００」及び「１０
」のときに第１メモリ素子の出力を通過させ、またグリ
ッチ・ピッ）　（ＡＯ，ＡＩ）が「０１」及び「１】」
のときに第２メモリ素子の出力を通過させる。よって、
この変更によるデータ出力は第８及び第９図の場合と同
じである。この変更により必要とするメモリ容量を減少
できる。

上述した実施例のメモリ手段は、ロジック波形の最上位
ラスタ・ラインに対応する領域に現在及び直前ビットの
論理和の結果を記憶し、中間ラスタ・ラインに対応する
領域に排他的論理和の結果を記憶し、最下位ラスタ・ラ
インに対応する領域には論理積の反転の結果を記憶して
いる。しかし、このメモリ手段の出力を反転したデータ
信号が必要ならば、メモリ手段は最上位、中間及び最下
位ラスタ・ラインに対応する各領域の夫々に、現在及び
直前のビットの論理和の反転、排他的論理和の反転及び
論理積の結果を記憶してもよい。

発明の効果 上述の如く本発明のロジック波形表示装置によれば、入
力ロジック信号をフォント及びアトリビュート情報に変
換することなく、ＣＲＴの如きテスク走査型表示器に、
グリッチ情報を含んだロジック・タイミング波形及び目
盛用ティック・マークを表示できる。よって、ロジック
・タイミング、グリッチ及びティック・マーク情報のデ
ータを容易に処理して表示できるので、高速水平スクロ
ーリングが可能になる。なお、水平スクローリングのた
めに、表示ＲＡＭの内容を書換える必要がない。

更に、グリッチ情報のアトリビュートを処理する重刷な
回路が不要なので、本発明は構成が簡単になる。またメ
モリ手段は各セグメント用のすべての可能な波形パター
ンの代シに簡単なパターンのみを記憶しているので、必
要とするメモリ手段の容量が小さくなる。更に本発明は
メモリ手段に記憶した簡単な・平ターンにより目盛用テ
ィック・マークを表示できる。ビクセル・クロック及び
入力ロジック信号の周波数比を変更することにより、即
ち表示ＲＡＭの読出し周波数を変更することにより、表
示したロジック波形のタイミングを容易に拡大できる。

【図面の簡単な説明】

第１図は本発明を用いたロジック・アナライザノフロッ
ク図、第２図は本発明のロジック波形表示装置の好適な
一実施例のブロック図、第３図は本発明に用いるメモリ
手段の内容の第１例を示す図、第４図は第３図に関連し
た本発明の詳細な説明するタイミング図、第５図は本発
明に用いるメモリ手段の内容の第２例を示す図、第６図
は第５図に関連した本発明の詳細な説明するタイミング
図、第７図は本発明の好適な他の実施例を示すブロック
図、第８図は本発明に用いるメモリ手段の内容の第３例
を示す図、第９図Ｉ″ｉ第８図に関連した本発明の詳細
な説明するタイミング図、第１０図は本発明に用いるメ
モリ手段の内容の第４例を示す図、第１１図は第１０図
に関連した本発明の詳細な説明するタイミング図、第１
２図は本発明に用いるメモリ手段の内容の第５例を示す
図、第１３図は第１２図に関連する本発明の詳細な説明
するだめの表示スクリーンを示す図である。 図において、（３３はラスタ走査型表示器、（５０ｊ　
、　（６０）及び姉は遅延手段、（５６）はメモリ手段
である。 ＦＩＧ、３ ＦＩＧ、　４ ＦＩＧ、５ ＦＩＧ、９ ＦＩＧ、１３ ＦＩＧ、ＩＯ 目し、１１

Claims (1)

【特許請求の範囲】
1. 入力ロジック信号を口・ノック波形としてテスク走査型
   表示器に表示する装置において、上記入力ロジック信号
   を遅延させる遅延手段と、アドレス端子に上記入力口ノ
   ック信号、上記遅延手段の出力信号及びラスタ・ライン
   位置情報を受け、データ出力端子から輝度制御信号を上
   記テスク走査型表示器に供給するメモリ手段とを具え、
   該メモリ手段は上記入力ロジック信号及び上記遅延手段
   の出力信号によるロジック演算結果を記憶していること
   を特徴とするロジック波形表示装置。