JPH0752621Y2

JPH0752621Y2 - 波形表示装置

Info

Publication number: JPH0752621Y2
Application number: JP1989142542U
Authority: JP
Inventors: 智子松本
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1989-12-08
Filing date: 1989-12-08
Publication date: 1995-11-29
Anticipated expiration: 2004-12-08
Also published as: JPH0381563U

Description

【考案の詳細な説明】〈産業上の利用分野〉この考案は計測器等に用いる波形を表示する装置に関
し、特に高速で表示が可能な波形表示装置に関するもの
である。

〈従来技術〉出願人は特願昭62−289085号明細書において、高速で波
形表示が出来る波形表示装置を提案した。以下、この発
明について説明する。第５図は画面と画像メモリの対応
関係を示したものであり、表示画面のドットと画像メモ
リのメモリビットは１対１に対応している。さらに画面
は４×４ドットの複数のセル19から構成される。例えば
1024×1024ドットの画面では、256×256個のセルで構成
される。画像メモリは１ワードが４ビットの４個のメモ
リチップで構成される。各セルのＸ軸方向の４つの画素
は１ワードのビット０〜３に対応し、Ｙ軸方向の４つの
画素は４個のメモリチップに対応する。各セルは表示画
面の時間軸方向（以下Ｘ軸方向という）のアドレスであ
るＸアドレスと、表示画面の振幅軸方向（以下Ｙ軸方向
という）のアドレスであるＹアドレスであるＹアドレス
とで指定される。この様な画面に波形を表示する場合、
第５図のように●で表わした指定ドットに対し、これを
補間するドット○を付加し、波形を観測しやすくする。

このような画像メモリに波形データを書き込む回路を第
４図に示す。第４図において、同一Ｘアドレスの４ビッ
ト分についてＹ軸方向におけるドットの終点を表わすア
ドレス（以下これをＹ軸の終点アドレスという）の上位
アドレスと下位アドレスがY₁レジスタ１とY₁レジスタ２
に、またＹ軸方向におけるドットの始点を表わすアドレ
ス（以下これをＹ軸の始点アドレスという）の上位アド
レスと下位アドレスがY₀カウンタ３とY₀レジスタ４にそ
れぞれセットされ、またＸ軸方向の最初のセルのアドレ
ス（以下これをＸ軸の始点アドレスという）がＸカウン
タ５にセットされる。コマンドがコマンドレジスタ６に
セットされると、ゲート７が開いてクロックCLKがY₀カ
ウンタ３に供給される。Y₀カウンタ３はコンパレータ８
の出力に従ってクロックCLKをアップまたはダウンカウ
ントする。コンパレータ８、９はY₁レジスタ1/Y₁レジス
タ２とY₀カウンタ3/Y₀レジスタ４の出力を比較し、Y₁レ
ジスタ1/Y₁レジスタ２の出力の方が大きいとY₀カウンタ
３をアップカウントモードにし、等しくなるとＸカウン
タ５を１インクリメントしてカウントを停止させる。新
たなＹ軸の終点アドレスがY₁レジスタ1/Y₁レジスタ２に
セットされ、同じ動作が繰り返される。Y₁レジスタ２と
Y₀レジスタ４の出力はそれぞれチップ／ビット選択回路
10内のデコーダ11、12に入力され、デコードされる。こ
れらデコーダ11,12の出力はコンパレータ８の出力によ
りセレクタ13、14で選択される。これらセレクタ13、14
の出力は下位ドット発生回路15、上位ドット発生回路16
を介してゲート回路17に入力され、このゲート回路17に
よりメモリチップを選択するチップ選択出力が出力され
る。一方、Y₀カウンタ３とＸカウンタ５の出力はXYアド
レス変換回路ビット18に入力され、各メモリチップのア
ドレス及びビットアドレスを出力する。これらチップ選
択出力、アドレス及びビットアドレスにより、画像メモ
リに波形データを書き込む。このようにして、１つのド
ットをY₁レジスタ１、２にセットすると、Y₀カウンタに
よってその間にあるドットを補間するようにして、波形
が見易くなるようにしている。

〈考案が解決すべき課題〉しかしながら、この様な波形表示装置は複数のメモリセ
ルに波形データを順番に格納する構成であるので格納に
時間かがかかり、高速で波形を表示することが出来ない
という課題があった。

〈考案の目的〉この考案の目的は、高速でデータを表示出来る波形表示
装置を提供することにある。

〈課題を解決する為の手段〉前記課題を解決するために本考案では、同一ＸアドレスにおけるＹ方向のドットの終点を示すア
ドレスが格納されるY₁レジスタとＹ方向のドットの始点
を示すＹアドレスが格納されるY₀カウンタと、前記Y₁アドレスとY₀カウンタの出力を受けて、Ｙアドレ
ス値の最大値を保存する最大値レジスタとＹアドレス値
の最小値を保存する最小値レジスタと、前記Y₁アドレスとY₀カウンタの出力より同一Ｘアドレス
におけるＹ軸方向のドットの上端ドットデータと下端ド
ットデータを得るチップ／ビット選択回路と、このチップ／ビット選択回路より出力される上端ドット
データおよび下端ドットデータを保持する上端データレ
ジスタおよび下端データレジスタと、各セルごとにそのセルのＹアドレス値を前記最大値レジ
スタと最小値レジスタのＹアドレス値と比較し、前記最
大値レジスタのＹアドレス値に等しいときは前記上端デ
ータレジスタのデータを、また前記最小値レジスタのＹ
アドレス値に等しいときは前記下端データレジスタのデ
ータをそれぞれ出力データ生成部にセットし、前記最大
値レジスタと最小値レジスタのアドレス値の中間のＹア
ドレス値のときはすべてドット表示であることを示すデ
ータを出力データ生成部にセットし、それ以外の場合は
ドット表示しないことを示すデータを出力データ生成部
にセットし、出力データ生成部に１セル分のデータがセ
ットされるとそのデータを一括して画像メモリに出力す
るように構成されたマスクビットデータ生成回路を具備したことを特徴とする。

〈作用〉一度の書き込みで16ドットの波形データを更新する事が
出来るので、波形データの更新時間を短縮することが出
来る。

〈実施例〉第１図に本考案に係る波形表示装置の一実施例の構成を
示す。なお、第４図と同じ要素には同一符号を付し、説
明を省略する。また、第１図ではY₁レジスタ１、２は１
つのY₁レジスタ20で、Y₀カウンタ３とY₀レジスタ４は１
つのY₀カウンタ21で表わしている。第１図において、22
は最大値レジスタであり、Y₁レジスタ20およびY₀カウン
タ21の出力が入力され、Ｙアドレス値の最大値を格納す
る。23は最小値レジスタであり、Y₁レジスタ20およびY₀
カウンタ21の出力が入力され、Ｙアドレス値の最小値を
格納する。すなわち、同一ＸアドレスにおけるＹアドレ
スの最大値と最小値が最大値レジスタ22と最小値レジス
タ23に格納される。また、Ｘカウンタ５の下位キャリー
が最大値レジスタ22、最小値レジスタ23のリセット端子
Ｒに入力される。チップ／ビット選択回路10にはY₁レジ
スタ20、Y₀カウンタ21の下位ビットが入力される。24端
点データレジスタであり、同一Ｘアドレスの端点のデー
タを格納する。すなわち、Ｙアドレスはセル（４ドッ
ト）を単位としているので、端点ではＹアドレスだけで
は正確に点灯するドットを指定できない。例えば、第２
図（Ａ）の○と●を点灯する場合、Ｙアドレスだけでは
端点のドットを正確に指定出来ない。従って、端点のセ
ル内のどのドットを点灯するかを示す端点データを端点
データレジスタ24に保持するようにする。25はマスクビ
ットデータ生成回路であり、端点データレジスタ24、最
大値レジスタ22及び最小値レジスタ23の出力が入力さ
れ、マスクビットデータを生成する。また、Ｘカウンタ
５の下位キャリーが端点データレジスタ24のリセット端
子及びマスクビットデータ生成回路25のクロック端子に
入力される。この様な構成において、Y₁レジスタ20にＹ
軸の終点アドレス、Y₀カウンタ21にＹ軸の始点アドレス
をそれぞれセットする。そしてY₀カウンタ21に保持され
た始点アドレスの内で最も端の始点アドレスを起点とし
てカウントダウンまたはカウントアップを行ない、その
アドレスY₁レジスタ20に保存されたＹ軸の終点アドレス
の内で最も端の終点アドレスの値に達するとＸカウンタ
５をカウントアップする動作を繰り返して、波形データ
を生成する。また、マスクビットデータ生成回路25で１
つのセル内の16ドットの波形データを生成し、同時に書
き込みを行うことにより、高速に波形表示が出来るよう
にする。

第３図に最大値レジスタ22、最小値レジスタ23、端点デ
ータレジスタ24及びマスクビットデータ生成回路25の具
体的な構成を示す。第３図において、最大値レジスタ22
は最大値セレクタ221、コンパレータ222、総合最大値レ
ジスタ223及び各ビット最大値レジスタ224から構成され
る。最大値セレクタ221にはY₁レジスタ20及びY₀カウン
タ21の出力が入力され、コンパレータ８の出力によりこ
れらの出力の大きい方を選択して出力する。この出力は
コンパレータ222及び各ビット最大値レジスタ224に入力
される。各ビット最大値レジスタ224は同一Ｘアドレス
の４ビットの各ビットについて、Ｙアドレスの最大値を
保持する。また、総合最大値レジスタ223はコンパレー
タ222を用いて各ビット最大値レジスタ224に格納された
値の内、最大のものを保持する。最小値レジスタ23は最
小値セレクタ231、コンパレータ232、総合最小値レジス
タ233及び各ビット最小値レジスタ234から構成される。
動作は最大値と最小値の違いを除いて最大値レジスタ22
と同じである。すなわち、同一Ｘアドレス内の各ビット
のＹアドレスの最小値が各ビット最小値レジスタ234に
保持され、この内の最小値が総合最小値レジスタ233に
保持される。端点データレジスタ24は上端データレジス
タ241の下端データレジスタ242から構成され、それぞれ
上端データ、下端データをＸ方向の４ビット分保持す
る。マスクビットデータ生成回路25はダウンカウンタ25
1、コンパレータ252、最大値コンパレータ253、最小値
コンパレータ254、上端データイネーブル255、下端デー
タイネーブル256及び出力データ生成部257から構成さ
れ、実際に画像メモリに書き込むデータを生成す。ダウ
ンカウンタ251は総合最大値レジスタ223の出力を受け
て、これをカウンタ21に与えられるクロックに同期して
順次ダウンカウントする。この各ダウンカウント毎に、
最大値コンパレータ253は各ビット最大値レジスタ224に
保持されたデータ（Ｘ方向の４ビット分のデータ）とダ
ウンカウンタ251の出力をそれぞれ比較し、両者が等し
くなった時に上端データイネーブル255に信号を送り、
上端データイネーブル255は当該ビットのイネーブル信
号を出力データ生成部257に出力する。出力データ生成
部257はこのイネーブル信号により上端データレジスタ2
41のデータを取り込む。同様にして、最小値コンパレー
タ254でダウンカウンタ251の出力と各ビット最小値レジ
スタ234に保持されたデータを比較し、両者が等しくな
った時に下端データイネーブル256によりイネーブル信
号を発し、これにより出力データ生成物257は下端デー
タレジスタ242のデータを取り込む。コンパレータ252に
よりダウンカウンタ251の出力と総合最小値レジスタ233
の出力を比較し、両者が等しくなった時にダウンカウン
タ251をクリアする。この結果、出力データ生成部257は
Ｘ方向の各ビットに対して、上端データイネーブ255が
ディスイネーブルの間は全て「０」を出力し、イネーブ
ル直後は上端データレジスタ241の出力を出力する。ま
た、イネーブル後下端データイネーブル256の出力がデ
ィスイネーブルの間は全て「１」を出力し、イネーブル
になった直後は下端データレジスタ242の出力を出力
し、それ以降は全て「０」を出力する。この動作はダウ
ンカウンタ251の出力が総合最小値レジスタ233の出力に
一致するまで続けられる。このようにして、出力データ
生成部257で各セル内で全てのデータを確定した後、セ
ル単位で一括して画像メモリに書き込むようにする。

以上の動作をまとめれば次の通りである。

（１）例えばCPU（図示せず）から、同一Ｘアドレスに
おけるＹ軸方向の終点アドレスと始点アドレスをY₁レジ
スタ20およびY₀カウンタ21にセットする。

（２）続いて、Y₁レジスタ20の出力とY₀カウンタ21の出
力の内で大きい方のＹアドレス値が最大値レジスタ22に
入力され、小さい方のＹアドレス値が最小値レジスタ23
にセットされる。

（３）最大値レジスタ22において当該Ｘアドレスの各ビ
ットごとのＹアドレスの最大値が各ビット最大値レジス
タ224にセットされ、かつその各ビットごとの最大値の
内で最も大きい値が総合最大値レジスタ223にセットさ
れる。

最小値レジスタ23においても当該Ｘアドレスの各ビット
ごとのＹアドレスの最小値が各ビット最小値レジスタ23
4にセットされ、かつその各ビットごとの最小値の内で
最も小さいな値が総合最小値レジスタ237にセットされ
る。

（４）他方Y₁レジスタ20およびY₀カウンタ21の出力がチ
ップ／ビット選択回路10に入力れ、同一Ｘアドレスにお
ける端点のドットデータが求められ、上端ドットデータ
および下端ドットデータが上端データレジスタ241およ
び下端データレジスタ242にそれぞれ格納される。

（５）ダウンカウンタ251にセットされた総合最大値レ
ジスタ223の値（Ｙアドレスの総合最大値）がダウンカ
ウントされるごとに、ダウンカウンタ251の出力と各ビ
ット最大値レジスタ224に格納されたデータとの最大値
比較、およびダウンカウンタ251の出力と各ビット最小
値レジスタ234に格納された出力との最小値比較を行
う。

（６）最大値比較において一致した場合は、上端データ
イネーブル255からＸアドレスの当該ビットに係るイネ
ーブル信号が出力され、上端データレジスタ241の当該
ビットに係るドットデータが出力データ生成部257にセ
ットされる。

（７）最小値比較において一致した場合は、下端データ
イネーブル256からＸアドレスの当該ビットに係るイネ
ーブル信号が出力され、下端データレジスタ242の当該
ビットに係るドットデータが出力データ生成部257にセ
ットされる。

（８）上端データイネーブル255の出力がイネーブルで
下端データイネーブル信号がディスイネーブルの間は、
そのビットのＹ方向の４ビットに対してすべて「１」を
セットする。

（９）前記（６）、（７）、（８）の場合以外はそのビ
ットのＹ方向の４ビットに対してはすべて「０」をセッ
トする。

（10）１セルの16ビットについてデータがすべてセット
されると、そのデータを一括して画像メモリへ送出す
る。

（11）以上のようにして同一ＸアドレスについてＹ方向
の始点アドレスから始点アドレスまでのすべてにセルに
ついてデータの生成および画像メモリへの送出する行
う。その後Ｘアドレスが１インクリメントされる共に各
レジスタがクリアされ、新たなＸアドレスについて上記
の動作を行う。

（12）の以上の動作を最終のＸアドレスになるまで繰り
返す。

〈考案の効果〉以上、実施例に基づいて具体的に説明したように、この
考案ではマクスビット生成回路において１セル（16ドッ
ト）分の表示データを生成し、同時に画像メモリに書き
込むようにした。その為、簡単な構成で画像メモリへの
書き込み回数を少なくすることが出来、波形データの更
新を高速に行うことが出来るという効果がある。従っ
て、波形表示の高速化を達成することが出来る。

【図面の簡単な説明】

第１図は本考案に係る波形表示装置の一実施例を示す構
成図、第２図及び第５図は表示ドットとセルの関係を示
す図、第３図はより詳細な構成図、第４図は従来の波形
表示装置の構成図である。５…Ｘカウンタ、10…チップ／ビット選択回路、20…Y1
レジスタ、21…Y0カウンタ、22…最大値レジスタ、23…
最小値レジスタ、24…端点データレジスタ、25…マスク
ビットデータ生成回路。

Claims

【実用新案登録請求の範囲】

【請求項１】表示画面のドットに１対１に対応するメモ
リビットを持つと共に、前記メモリビットは表示画面の
振幅軸方向のＹアドレスおよび時間軸方向のＸアドレス
で指定される複数ビットを単位としたセルに分割された
画像メモリを備え、この画像メモリに書き込まれた波形
データを読み出して波形表示する波形表示装置であっ
て、同一ＸアドレスにおけるＹ方向のドットの終点を示すＹ
アドレスが格納されるY₁レジスタとＹ方向のドットの始
点を示すＹアドレスが格納されるY₀カウンタと、前記Y₁アドレスとY₀カウンタの出力を受けて、Ｙアドレ
ス値の最大値を保存する最大値レジスタとＹアドレス値
の最小値を保存する最小値レジスタと、前記Y₁アドレスとY₀カウンタの出力より同一Ｘアドレス
におけるＹ軸方向のドットの上端ドットデータと下端ド
ットデータを得るチップ／ビット選択回路と、このチップ／ビット選択回路より出力される上端ドット
データおよび下端ドットデータを保持する上端データレ
ジスタおよび下端データレジスタと、各セルごとにそのセルのＹアドレス値を前記最大値レジ
スタと最小値レジスタのＹアドレス値と比較し、前記最
大値レジスタのＹアドレス値に等しいときは前記上端デ
ータレジスタのデータを、また前記最小値レジスタのＹ
アドレス値に等しいときは前記下端データレジスタのデ
ータをそれぞれ出力データ生成部にセットし、前記最大
値レジスタと最小値レジスタのアドレス値の中間のＹア
ドレス値のときはすべてドット表示であることを示すデ
ータを出力データ生成部にセットし、それ以外の場合は
ドット表示しないことを示すデータを出力データ生成部
にセットし、出力データ生成部に１セル分のデータがセ
ットされるとそのデータを一括して前記画像メモリに出
力するように構成されたマスクビットデータ生成回路を具備したことを特徴とする波形表示装置。