JPS58187988A - 文字図形表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、文字図形信号発生装置に係り、特にパーソナ
ルコンビーータに好適な文字と図形゛を重ね合わせてラ
スタースキャン方式で表示できるタイプの装置に関する
。

現在、急速１こ普及しつつあるパーソナルコンビーータ
は、一般にラスタースキャン型のＣＲＴ表示装置を接続
できる。パーソナルコービーータは多目的な用途に対応
可能とするため、文字と図形の両方を前記ＣＲＴ画面上
に表示できるものが多く、中でも文字と図形を重ね合わ
せて表示できるタイプのものは表示効果や使い勝手の面
で高く評価されている。このような機能を実現するには
従来第１図に示した構成の回路が一般的であった。第１
図において、１はクロック信号発生回路、２は表示クロ
ック、３は図形用表示アドレス発生回路、４は文字用表
示アドレス発生回路、５は同期化回路、６は図形用表示
アドレスバス、７は文字用表示アドレスバス、８は走査
線番号信号路、９と１０は表示用の読み書き可能メモリ
（以下ＲＡＭと略す）１１は文字発生器、１２は水平・
垂直同期信号路、１３と１４は並直列変換回路、１５は
合成回路、１６は映鷹信号路である。次に、本従来例の
動作を説明する。クロック信号発生回路１は表示の基本
となる表示クロック２を発生し同期化回路５を経て図形
用表示アドレス発生回路３および文字用表示アドレス発
生回路４に与える。同期化回路５は前記２つの表示アド
レス発生回路３と４が各フィールドごとに同時に表示ア
ドレスを与えはじめるよう制御すると同時に、水平・垂
直の同期信号も発生する。前記表示アドレス発生回路３
．４は前記表示クロック２を基本クロックとしてフレー
ム周期でくり返し表示アドレスを発生し、アドレスバス
６．７を介して表示用１（ＡＭ９．１０に与えている。

これらの表示アドレス発生回路のうち３は図形用で、図
形用ＲＡ　Ｍ　９に与える図形用表示アドレス６を発生
する。一方、文字用表示アドレス発生回路４は、文字用
表示ＲＡＭｌ０に与える文字用表示アドレスと、文字発
生器１１に与える走査線番号信号を発生する。文字用表
示ＲＡ　ＭＩＱは図示せざる中央演算処理装電（以下Ｃ
ＰＵと略す）から書き込まれた文字コードを記憶してお
り、前記文字用表示アドレスの入力に応じて当骸アドレ
スの文字コードを文字発生器１１に出力する。文字発生
器１１は、前記文字コードと、走査線番号信号を入力情
報とし予め記憶された文字のパターンを並列に出力する
。

一方、図形用表示ＲＡＭ９には、前記図示せさるＣＰＵ
が書き込んだ図形パターンそのものが記録されており、
前記図形用表示アドレスの内容に従って順次図形パター
ンが並列に読み出される。この並列図形パターンは並直
列変換回路１４で、また前出の並列の文字パターンは並
直列変臭回路１３で直列信号に変換され、合成回路１５
に人力され合成あるいは重ね合わされた後、信号路１６
から映像信号としてＣＲＴ表示装置等へ出力される。

第２図に、実際に文字をＣＲＴｉｉｉｉ面上に表示した
場合の表示位置とアドレスの関係の代表的な例を示した
。第２図において、１７は１文字表示領域、１８の破線
は走査線また各１文字表示領域１７内の＄とともに示し
た数字は、そこに対庖する表示ＲＡＭｌ０の１６進数読
み出しアドレスである。第２図の例では、水平方向８０
文字、Ｗｌｒｌ！ｆ方向２５行で、各行は８本の走査線
で成り立っている。

次に、第３図に図形パターンの表示とアドレスの関係に
ついて示した。本図において１９は１アドレス領域、２
０は１ドツト表示領域である。

各１アドレス領域内の数字は、その位置に対応する図形
用表示ＲＡＭ９の１６進数読み出しアドレスである。こ
の例では、水平方向８０アドレへ垂直方向２００走査線
で、１アドレス当り水平方向に８ドツト１走査線に垂直
方向１ドツトを割当てているので１画面に水平方向６４
０ドツト、垂直方向２００ドツトの細かさで図形を表示
することができる。

第２図の文字画面と、第３図の図形画面は走査線数は等
しいので、水平・垂直の同期信号や表示期間が一致して
いれば両者の重ね合わせは可能である。

ところで、このような方法で図形と文字の重ね合わせ表
示を行なうと、文字用と図形用それぞれに、１画面を表
示するのに必要なメモリ容量の複数倍の表示ＲＡＭを用
意しておいて、前記表示アドレス発生回路３，４の表示
開始アドレスをＣＰＵで設定し直すこきによって、複数
の表示画面を切換えて表示するページングを図形と文字
独立して行なうこきができるさいう長所がある。その反
面、図形用と文字用２つの表示アドレス発生回路や、両
者の同期化回路などが必要となりＩＦ！Ｉ絡規模が大き
くなってしまうという欠点がある２゜ 本発明の目的は、上記した従来技術の長所を損うことな
く、従来技術の欠点である回路規模が大きい点を改善し
、かつ図形用表示ＲＡＭと文：ｆ、円表示ＲＡＭの共通
化をより容易ならしめる文字図形表示装置を提供するこ
とにある。

上記目的を達成するため、１画面分の文字用。

の表示アドレスと、走査線番号信号を図形用の。

表示アドレスとしても使用することにより、図。

形用の表示アドレス発生回路と文字・図形アドレスの同
期化回路を省略し、かつページングを“制御する上位の
表示アドレスは図形用には別にＣＰＵから設定できるレ
ジスタを得け、その出。

力を与えることにより解決しようとするものである。

以下、本発明の一実施例を第４図により説明する。第４
図において、１はクロック信号発生回路、２は表示クロ
ック、４は表示アドレス発生回路、８は走査線番号信号
路、９は図形用表示ＲＡＭ、１０は文字用表示ＲＡＭ、
１１は文字発生器、１２は水平Φ垂直同期信号路、１Ｂ
・１４は革直列変換回路、１５は合成回路、１６は映儂
信号埼、２１は表示下位アドレスバス、２２は表示上位
アドレスバス、２３は図形表示ページ指定信号路、２４
はＣＰＵデータバス、２５は図形表示ページ設定レジス
タである。上記構成要素のうち１〜１６は、第１図に詔
いて同一番号を符した構成要素と同じ内容なので説明を
省略する。新たに追加した前記表示下位アドレスは１画
面分の文字用アドレス数Ｎよりも大きい最小の２１　（
ｎは正の整数）アドレスを指定できるビット数ｎを有し
ており、前出の第２図のような画面構成の場合は、Ｎｌ
２．０００＜２”−２，０４８となりｎ＝１１ビツトで
ある。第０から第１０のアドレスビットはアドレスバス
２１を介して図形用表示ＲＡ　Ｍ　９と文字用表示ＲＡ
Ｍｌ０の両方に並列に与えられる。前記表示上位アドレ
スは前出の表示アドレス発生回路４から出力される表示
アドレスのうち前記表示下位アドレス以外の第１１〜第
１５のアドレスでありアドレスバス２２を介して文字用
表示ＲＡＭｌ０にのみ与える。図形表示ページ指定信号
は、図示せざるＣＰＵから前記ＣＰＵデータバス２４を
介して書き込むことにより、前記図形表示ページ設定レ
ジスタ２５に設定できる２ビツトの信号で、前記図形用
表示ＲＡ　Ｍ　９に第１４　、１５の表示上位アドレス
ビットとして入力される。さらに、前記図形用表示１’
ｌ、ＡＭ　９には、前記走査線番号信号も第１１〜第１
３表示上位アドレスビットとして入力されている。これ
らの表示アドレス入力に従って読み出された表示データ
が前記文字発生器１１および並直列変換回路１３．１４
を介して直列信号に変換され、合成回路１５で重ね合わ
され、映像信号として出力されるのは、前出の第１図の
説明で述べたとおりである。この際、文字表示画面と表
示アドレスの関係は、８０桁２５行表示の場合、第２図
と同じである。一方、図形表示画面と表示アドレスの関
係は、第５図に示したように８走査線単位で垂直方向１
走査線ごとに１６進数で８００ずつ加えたアドレスとな
るように定めである。今、前記文字用表示ＲＡＭｌ０の
容量を１６にバイト、図形用表示ＲＡＭ９の容量を６４
にバイトとすると、１文字画面に必要な表示ＲＡＭは本
実施例の場合は２にバイト弱、１図形画面に必要な表示
１（ＡＭは１６にバイト弱なので、それぞれ８ページ、
４ページの表示画面を持つことができる。これらのペー
ジ切換えは、文字用表示ＲＡＭｌ０の場合、前出の表示
アドレス発生回路４内の図示せざる表示開始アドレスレ
ジスタをＣＰＵにより設定しなおすことにより任意のペ
ージを瞬時に切換えて表示できる。開始アドレスは１画
面分のアドレスであ６．２　Ｋバイトごとに設定するこ
とにより、表示アドレス線の上位ビットのみがページ切
換えにより変化し、第Ｏ〜第１０の下位１１ビツトには
影響しないので、前記図形用表示比ＡＭ９に与えられる
表示アドレスには影響を与えない。一方、図形画面のペ
ージ切換えは、前記図形表示ページ設定レジスタ２５に
ＣＰＵから２ビツトのデータを設定し、図形用表示Ｌｔ
　Ａ　、’ｖｌの上位２ビツトにあたる前記図形表示ペ
ージ指定信号を変化させる事により行なう。この時、前
記文芋用表示几ＡＭＩＱのアドレスには伺ら影響を与え
ない。従って、本実施例１こよれば文字用と図形用の表
示アドレス発生回路を共通化することができ、前出の同
期化回路５も省略できる。しかも文字表示画面と図形表
示画面を重ね合わせ表示している状態で全く独立に任意
の一方をページングすることができる。

次に、本発明による第２の実施例を第６図により説明す
る。第６図において、１，２，４゜８　、９．１１，１
２，１３，１４，１５．１６，２１，２２，２３゜２４
　、２５は、同一番号を符した第４図の構成要素と同じ
名称９機能である。新たに追加した２６は文字図形共用
表示ＲＡＭ１２７は上位アドレス切換え回路、２８は複
合上位アドレスバス、２９は上位アドレス切換え信号路
、３ｏは複合表示データバスである。本実施例は、第１
の実施例における図形用表示比ＡＭ９と文字用表示凡人
ＭＩＯを共通化した構成となっている。

以下に本実施列の動作説明を行なう。第６図において前
記上位アドレス切換え回路２７は、前記クロック信号発
生回路１から出力される上位アドレス切換信号により、
前出の表示アドレス発生回路４からの文字用の上位アド
レスである前記表示上位アドレスと、図形用の上位アド
レスである前記図形表示ページ指定信号に前記走査線番
号信号を合わせた信号とを切換えて前記複合上位アドレ
スとして前記文字図形共用表示ＲＡＭ２６に与える。前
記文字図形共用表示凡人Ｍ２６には例えば日立製ＨＭ４
８６４のような列系アドレスと行系アドレスを時分割で
入力する最も一般的な６４にビットダイナミック凡ＡＭ
８個を使用して、６４にバイトの容量を持ち、列系アド
レスと行系アドレスの切換え回路も本構成ブロックに含
んでいる。前記文字図形共用表示几ＡＭ２６からは文字
用と図形用の表示データが交互に複合表示データ３０と
して出力され、前記文字用表示データは前記文字発生器
１１にまた、紬記囚形用表示データは前記並直列変換回
路１４に入力される。前記文字発生器１１の出力は前記
並直列変換回路１３で文字パターンの直列信号に変換さ
れ、前記合成回路１５で前記並直列変換回路１４の出力
である図形パターンの直列信号と重ね合わせ、映倫信号
として図示せざるＣ凡Ｔｉ１ｌ示装置へ出力する。

次に本実施例における表示アドレスの与え方について説
明する。表示画面構成は前述した第１の実施例と同じく
文字は８０桁Ｘ２５行、図形は６４０ドツト×２００ド
ツトである。前記表示下位アドレスは第１の実施例と同
じく第０〜第１０ビツトの１１ビツトが直接前記文字図
形共用表示凡人Ｍ２６に与えられる。文字用の上位アド
レスである表示上位アドレスは第１１〜第１５のアドレ
スビットであるが、このうち第１５ビツトは文字用領域
を選択するため常時・Ｈｎレベルにしである。

一方、図形用の上位アドレスは前記走査線番号信号を第
１１〜第１３ビツトに割り当て、第１４アドレスビツト
は前記図形表示ページ設定レジスタ２５の出力である前
記図形表示ページ指定信号を割り当てる。第１５アドレ
スビツトは図形用領域を選択するため常時・Ｌ−レベル
を保持する。このようなアドレス割付けを行なった結果
を第７図のメモリマツプにまとめた。第７図から明らか
なように６４にバイトの表示領域のうち前半３２にバイ
トが図形用領域で、２ページ持つことができる。また、
後半３２にバイトが文字用領域で１６ページ持つことが
できる。この場合の表示画面とアドレスの関係は、図形
用路θページの場合は、第５図と全く同じである。文字
用第０ページの場合は第２図のアドレスに＄　８０００
のオフセットを付加したものと同じである。

次に本実施例のタイミング関係について、第８図を用い
て説明する。第８図において（１）は前記上位アドレス
切換信号の信号波形、（ｂ）は前記６４にビットダイナ
ミックＲＡＭへの表示アドレス入力で３１が行系アドレ
ス、３２が文字用列系アドレス、３３が図形用列系アド
レス、（Ｃ）がＲＡＳ信号、（ｄ）がＣＡＳ信号、３４
は文字アドレス取り込みエツジ、３５は図形アドレス皐
り込みエツジ、（ｅ）は前記複合表示データ３０の信号
波形、３６は文字コードデータ、３７は図形パターンデ
ータ、（ｆ）は前記文字発生器１１の出力データ、（ｇ
）は並直列変換回路１３　、１４への並列データ取り込
み信号である。前記行系アドレス３１には前記表示下位
アドレスの１１ビツトのうちの第０〜第７ビツト計８ビ
ツトを、行系アドレスには前記表示下位アドレスの残り
３ビツトと前記複合上位アドレスの５ビツトを割り当て
る。凡Ａ８信号は、その立ち下がりエツジで行系アドレ
ス３１を取り込む信号で前記クロック信号発生回路１で
作られる。ＣＡｌ９信号も前記クロック信号発生回路１
で作られる信号で、その立ち下がりエツジ３４　、３５
で列系アドレス３２　、３３を取り込む。このように一
般的なダイナミックＲＡＭにおいて１つの行系アドレス
に対して２つ以上の列系アドレスを与える使い方はペー
ジモードと呼ばれ、行系アドレスが同一の場合には１番
地あたりのＲＡＭのアクセス時間を短縮できる特長があ
る。このようにして与えられたアドレスにより読み出さ
れた前記文字コードデータ３６は、前記文字発生器１１
に取り込まれ第８図（ｆ）のようなタイミングで文字パ
ターンデータを出力する。一方、前記図形パターンデー
タ３７も図示したようなタイミングで確定し、前記並列
データ取り込み信号（第８図（ｇ））により前記文字パ
ターンデータが並直列変換回路１３に取り込まれるのと
同じタイミングで前記並直列変換回路１４に取り込まれ
る。

本実施例によれば、第１の実施例で得られた効果に加え
て文字用と図形用のＲＡＭを共用化できる上、前記文字
コードデータを、同一位置に重ね合わせて表示する図形
パターンデータ３７よりも早いタイミングで出力可能な
ので、前記文字発生回路１１のアクセス時間だけ図形パ
ターンデータを保持しておく回路も不要となり、回路規
模、原価を下げろことが可能となる。さらに、図形用領
域と文字用領域の比率を比較的柔軟に割り振ることも可
能となる。

また、本実施例および第１の実施例は白黒表示の場合に
ついてのみ述べているが、前出の表。

示ＲＡＭが並列に複数の系列を持ってカラー表示を行な
う場合にも各系列について同様の処理を行なえばよいこ
とは自明であろう。

本発明によれは、文字と図形の重ね合わせ表示と同時に
独立にページングが可能であるという従来の長所を損う
ことなく図形用表示アドレス発生回路や同期化回路を省
略することができ、かつ図形用表示ＲＡＭと文字用表示
ＲＡＭの共用化を安価で大容量のダイナミックＲＡＭを
用いてより容易に実現可能とする過半数の表示アドレス
線の共通化が行なえるので回路の簡略化やコスト低減の
効果があり、大変経済的である。

【図面の簡単な説明】

第１図は従来技術を説明するための構成図、ＩＮ２図、
第３図は従来技術を説明するための概念図、第４図は本
発明による第１の実施例を示す構成図、第５図は第１の
実施例を説明するための概念図、第６図は第２の実施例
を示す構成図、第７図は第２の実施例を説明するための
メモリマツプ、第８図は第２の実施例の動作説明を行な
うためのタイミング図である。 ４・・・表示アドレス発生回路 ９・・・図形用表示ＲλＭ １０・・・文字用表示几ＡＭ ２１・・・表示下位アドレス ２２・・・表示上位アドレス ２３・・・図形表示ページ指定信号 ２５・・・図形表示ページ設定レジスタ２６・・・文字
図形共用表示ＲＡＭ ２７・・・上位アドレス切換え回路 ２８・・・複合上位アドレス オ　７　図 オ　　δ　刃

Claims (2)

【特許請求の範囲】
1. （１）　　表示のための読み出しアドレス信号、走査線
   信号、水平、垂直同期信号をくり返し発生する表示アド
   レス発生手段と、前記読み出しアドレス信号が入力され
   るコード化された表示データを記憶する第１の記憶手段
   と、パターン表示データを記憶する第２の記憶手段と、
   前記第１の記憶手段の出力を前記走査線番号に基づいて
   パターンデータへ変換するパターン発生手段と、前記パ
   ターン発生手段の出力と、前記第２の記憶手段出力を重
   ね合わせて１つの映倫信号に合成する手段を有する文字
   。 図形表示装置において、前記第１の記憶手段に与えられ
   ている前記読み出しアドレス信号の一部または全部と、
   前記走査線番号信号の一部または全部を第２の記憶手段
   に読み出しアドレス信号としこ入力する手段を有するこ
   とを特徴とする文字図形表示装置。
2. （２）表示のための読み出しアドレス信号、走査線信号
   、水平、垂直同期信号をくり返し発生する表示アドレス
   発生手段と、前記読み出しアドレス信号が入力されるコ
   ード化された表示データを記憶する第１の記憶手段と、
   パターン表示データを記憶する第２の記憶手段と、前記
   第１の記憶手段の出力を前記走査線番号に基づいてパタ
   ーンデータへ変換するパターン発生手段と、前記パター
   ン発生手段の出力と、前記第２の記憶手段出力を重ね合
   わせて１つの映倫信号に合成する手段を有する文字図形
   表示装置において、前記第１の記憶手段に与えられてい
   る前記読み出しアドレス信号の一部または全部と、前記
   走査線番号信号の一部または全部を第２の記憶手段に読
   み出しアドレス信号として入力する手段と、中央演算処
   理装置から設定可能なデータ保持手段と前記データ保持
   手段出力を、読み出しアドレス信号の一部として前記第
   ２の記憶手段に入力する手段を有することを特徴とする
   特許形表示装置。