JPH03192294A - 表示制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、与えられたデジタルコードデータをキャラ
クタデータに変換してデイスプレィに表示する表示制御
装置の改良に関する。

（従来の技術） 周知のように、首記の如き表示制御装置は、デジタルコ
ードデータに１対１に対応するキャラクタデータをメモ
リに記憶させておき、デジタルコードデータをメモリの
アドレスとしてキャラクタデータを読み出すようにして
いる。このキャラクタデータは、例えば第３図（ａ）、
（ｂ）に示すようなドツトマトリクスデータであり、こ
の場合１２Ｘ１０のマトリクスであるので、データ量と
しては１２０ビツトとなる。このため、全キャラクタ数
つまり全文字数をに個とした場合、上記メモリは１２０
Ｘｋビツトの記憶容量を必要とすることになる。

ＷＳ４図は、このような従来の表示制御装置を示してい
る。まず、表示制御回路１１から表示すべきキャラクタ
に対応するコードデータとラインデータとを、メモリ１
２にアドレスとして供給する。

ここで、ラインデータとは、第３図に示したドツトマト
リクスの水平方向のラインを指定するものである。する
と、メモリ１２からは、指定されたキャラクタの指定さ
れたラインに対するドツトデータが読み出され、表示制
御回路１１を介してＣＲＴ　（カソード・レイ・チュー
ブ）等でなるデイスプレィ装置１３の画像表示に供され
る。

ここで、上記メモリ１２には、第５図に示すように、１
キャラクタ分の記憶領域として、１２ビツトを１ワード
とする１６ワードが割り当てられており、図中上から１
０ワードまでに１２０ビツトのキャラクタデータが記憶
され、残りの６ワードは未使用領域となっている。そし
て、上記デイスプレィ装置１３で画像表示を行なう場合
、デイスプレィ装置１３の走査は画面の上の水平ライン
から順次行なわれるので、メモリ１２からのドツトデー
タの読み出しも、これに合わせて第５図中上のワードか
ら順次行なわれる。

ところで、先に第３図（ａ）に示したキャラクタ（大文
字のＹ）では、文字の図中下側の２ライン分が空白にな
っている。この２ラインは、大文字と小文字の基準線を
揃えるために、第３図（ｂ）に示すようなキャラクタ（
小文字のｙ）のテイル部分を記憶したり、アンダーライ
ンを記憶したりするために使用される。しかしながら、
この２ラインを必要とするキャラクタは、アルファベッ
トの小文字の一部等の極少数だけであり、はとんどのキ
ャラクタの場合、上記下側の２ラインは空白になってい
る。このため、一部の少数のキャラクタのために、他の
全てのキャラクタについても空白の２ライン分を付加し
て記憶することは、必要以上のデータ記憶領域を必要と
することになり、メモリ１２の記憶容量を無駄に使用し
ているという問題が生じる。

（発明が解決しようとする課題） 以上のように、従来の表示制御装置では、−部の限られ
たキャラクタのために、メモリの記憶要領を無駄に使用
しているという問題を有している。

そこで、この発明は上記事情を考慮してなされたもので
、メモリの記憶容量に無駄が生じることをなくし、メモ
リを効率的に使用することができる極めて良好な表示制
御装置を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） この発明に係る表示制御装置は、複数のキャラクタデー
タがドツトマトリクス状に記憶されたメモリと、このメ
モリにアドレスとなるコードデータを供給して所望のキ
ャラクタデータを読み出す読み出し手段と、この読み出
し手段で読み出されたキャラクタデータを画像表示する
表示手段とを有するものを対象としている。そして、複
数のキャラクタデータを、全キャラクタに渡って共通と
なるパターンを多く含む第１の領域と、残りの第２の領
域とに、全キャラクタについて同じ位置から分割し、全
キャラクタデータの第２の領域のデータをメモリに記憶
するとともに、第１の領域のデータについては全キャラ
クタ数分記憶せず、パターンの種類の数だけメモリに記
憶させ、メモリの読み出し時に、第１の領域のデータと
該第１の領域に対応する第２の領域のデータとをそれぞ
れ読み出して合体させるように構成したものである。

（作用） 上記のような構成によれば、複数のキャラクタデータを
、全キャラクタに渡って共通となるパターンを多く含む
第１の領域と、残りの第２の領域とに、全キャラクタに
ついて同じ位置から分割し、第１の領域のデータについ
ては全キャラクタ数分記憶せず、パターンの種類の数だ
けメモリに記憶させるようにしたので、メモリの記憶容
量に無駄が生じることをなくし、メモリを効率的に使用
することができる。

（実施例） 以下、この発明の一実施例について図面を参照して詳細
に説明する。まず、この実施例では、第３図に示したマ
トリクスを図中上側８ラインと下側２ラインとに分け、
この分けられた２つのマトリクスのデータをそれぞれ後
述するメモリ１７の異なる記憶領域に記憶させているも
のとする。

そして、下側２ラインのマトリクスのパターンについて
は、上側８ラインのパターンとの組み合わせで、共通に
使用できるものは複数記憶せず１つだけ記憶するように
している。また、１キヤラクタは１０ラインで構成され
るので、ラインデータはｂ３〜ｂ０の４ビツトであり、
コードデータは８ビツトであるとする。

すなわち、第１図において、コードデータは、セレクタ
１４の一方の入力端に供給されるとともに、詳細を後述
する変換回路１５を介して、該セレクタ１４の他方の入
力端に供給される。また、ラインデータｂ３〜ｂｏは、
セレクト信号発生回路１６に供給されるとともに、その
下位３ビツトｂ２〜ｂ０がキャラクタデータの記憶され
たメモリ１７に供給されている。このセレクト信号発生
回路１６は、入力されたラインデータｂ３〜ｂ。

に基づいて、上記セレクタ１４に対してセレクト信号を
生成して出力するものである。そして、セレクタ１４で
選択されたコードデータは、メモリ１７に供給されてい
る。

ここで、上記変換回路１５について説明する。

まず、この変換回路１５は、上記コードデータが供給さ
れる複数のコード検出回路１８１，１８２゜・・・・・
・、１８ｎを有している。これらコード検出回路１８１
，１８２．・・・・・・、１８ｎは、それぞれが第３図
に示したマトリクスの図中下側２ラインにパターンの存
在する各キャラクタに対応されて設置されているもので
、通常Ｈレベルの出力を発生しており、下側２ラインに
パターンの存在するキャラクタのコードデータが入力さ
れると、該コードデータに対応するコード検出回路１８
１゜１８２、・・・・・・または１８ｎの出力がＬレベ
ルに反転するものである。

この場合、下側２ラインのパターンが共通するキャラク
タに対応するコード検出回路（第１図では１８１，１８
２）の出力同志は、アンド回路１９で論理積演算されて
バッファ２０の制御端に供給される。また、下側２ライ
ンのパターンが共通するキャラクタをもたないキャラク
タに対応するコード検出回路（第１図では１８ｎ）の出
力は、そのままバッファ２１の制御端に供給される。さ
らに、各コード検出回路１８１，１８２．・・・・・・
１８ｎの出力は、ナンド回路２２で否定論理積演算され
てバッファ２３の制御端に供給される。

そして、各バッファ２０，２１．２３は、その制御端に
Ｌレベルが供給されたとき、各入力端に接続されたアド
レス変換レジスタ２４．２５゜２６から出力されるアド
レスデータをセレクタ１４に導出し、制御端にＨレベル
が供給されたとき、出力端がハイインピーダンス状態と
なされる。

ここで、各アドレス変換レジスタ２４．２５から出力さ
れる各アドレスデータは、下側２ラインのパターンが記
憶されているメモリ１７のアドレスを指定するデータで
ある。また、アドレス変換レジスタ２６から出力される
アドレスデータは、メモリ１７のドツトが存在しないこ
とを示すデータ、つまりオール０が記憶されている記憶
領域を指定している。

上記のような構成において、以下、その動作を説明する
。まず、先に第３図（ａ）に示した１゜ラインのマトリ
クスの下側２ラインにパターンの存在しないキャラクタ
に対応したコードデータが供給された場合、各コード検
出回路１８１゜１８２、・・・・・・、１８ｎの出力は
Ｈレベルとなるので、バッファ２０．２１がハイインピ
ーダンス状態となり、バッファ２３のみが導通してアド
レス変換レジスタ２６のアドレスデータをセレクタ１４
に導出させる。また、セレクト信号発生回路１６は、ラ
インデータにより上側８ラインが順次指定されている状
態では、コードデータをそのままメモリ１７に導出する
ようにセレクタ１４を切り換えるセレクト信号を発生し
、下側２ラインが指定されている状態では、変換回路１
５がら出力されるアドレスデータをメモリ１７に導出す
るようにセレクタ１４を切り換えるセレクト信号を発生
する。

このため、ラインデータにより上側８ラインが順次指定
されている状態では、コードデータによって指定された
アドレスに記憶されたキャラクタが、１ラインづつドツ
トデータとしてメモリ１７から読み出される。また、ラ
インデータにより下側２ラインが順次指定されている状
態では、変換回路１５から出力されたメモリ１７のオー
ル０が記憶されている記憶領域を指定するアドレスデー
タがメモリ１７に供給され、オール０のドツトデータが
メモリ１７から読み出される。

一方、先に第３図（ｂ）に示した１０ラインのマトリク
スの下側２ラインにパターンの存在するキャラクタに対
応したコードデータが供給された場合、該コードデータ
に対応するコード検出回路１８１．１８２．・・・・・
・または１８ｎの出力がＬレベルに反転する。ここで、
例えばシード検出回路１８２の出力がＬレベルに反転し
たとすると、アンド回路１９の出力がＬレベルに反転す
るので、バッファ２０が導通してアドレス変換レジスタ
２４のアドレスデータがセレクタ１４に導出される。ま
た、このとき、バッファ２３は、ナンド回路２２の出力
がＨレベルとなるので、ハイインピーダンス状態となさ
れる。

このため、ラインデータにより上側８ラインが順次指定
されている状態では、コードデータによって指定された
アドレスに記憶されたキャラクタが、１ラインづつドツ
トデータとしてメモリ１７から読み出される。また、ラ
インデータにより下側２ラインが順次指定されている状
態では、変換回路１５から出力されたアドレスデータが
メモリ１７に供給され、下側２ラインのドツトデータが
メモリ１７から読み出される。

以上の動作をまとめると、第２図に示すようになる。す
なわち、メモリ１７には、複数のキャラクタのマトリク
スを上側８ラインと下側２ラインとに分け、この分けら
れた２つのマトリクスのデータをそれぞれ異なる記憶領
域に記憶させている。

そして、コードデータは、メモリ１７１こｄ記憶された
複数のキャラクタの上側８ラインが記憶されているアド
レスを指定し、ラインデータはこの上側８ラインを順次
指定してドツトデータの読み出しを行なっている。この
ようにして上側８ラインのドツトデータの読み出しが終
了すると、引き続き変換回路１５から出力されるアドレ
スデータによって、メモリ１７に記憶された下側２ライ
ンのドツトデータが記憶されているアドレスが指定され
読み出しが行なわれる。そして、このように別々に読み
出された上側８ラインのドツトデータと下側２ラインの
ドツトデータとを合わせて、１０ラインのキャラクタデ
ータが完成されるものである。

したがって、上記実施例のような構成によれば、キャラ
クタを上側８ラインと下側２ラインとに分けてメモリ１
７の異なる記憶領域に記憶しておき、その際に、下側２
ラインのマトリクスのパターンについては、上側８ライ
ンのパターンとの組み合わせで、オール０を含めて共通
に使用できるものは複数記憶せず１つだけ記憶して、複
数のキャラクタに共通使用するようにしたので、メモリ
１７の記憶容量に無駄が生じることをなくし、メモリ１
７を効率的に使用することができる。

また、上記実施例では、キャラクタを上下に８＝２ に分割するようにしたが、この比率はドツト数や文字の
構成のしかた等に応じて適宜変更することが可能である
ことはもちろんである。

なお、この発明は上記実施例に限定されるものではなく
、この他その要旨を逸脱しない範囲で種々変形して実施
することができる。

［発明の効果］ 以上詳述したようにこの発明によれば、メモリの記憶容
量に無駄が生じることをなくし、メモリを効率的に使用
することができる極めて良好な表示制御装置を提供する
ことができる。

【図面の簡単な説明】

第１図はこの発明に係る表示制御装置の一実施例を示す
ブロック構成図、第２図は同実施例の動作を説明するた
めの図、第３図はドットマトリクスデータを説明するた
めの図、第４図は従来の表示制御装置を示すブロック構
成図、第５図は同従来装置におけるメモリの記録フォー
マットを示す図である。 １１・・・表示制御回路、１２・・・メモリ、１３・・
・デイスプレィ装置、１４・・・セレクタ、１５・・・
変換回路、１６・・・セレクト信号発生回路、１７・・
・メモリ、１８１〜１８ｎ・・・コード検出回路、１つ
・・・アンド回路、２０．２１・・・バッファ、２２・
・・ナンド回路、２３・・・バッファ、２４〜２６・・
・アドレス変換レジスタ。

Claims (1)

【特許請求の範囲】
1. 複数のキャラクタデータがドットマトリクス状に記憶さ
   れたメモリと、このメモリにアドレスとなるコードデー
   タを供給して所望のキャラクタデータを読み出す読み出
   し手段と、この読み出し手段で読み出されたキャラクタ
   データを画像表示する表示手段とを有する表示制御装置
   において、前記複数のキャラクタデータを、全キャラク
   タに渡って共通となるパターンを多く含む第１の領域と
   、残りの第２の領域とに、全キャラクタについて同じ位
   置から分割し、全キャラクタデータの第２の領域のデー
   タを前記メモリに記憶するとともに、前記第１の領域の
   データについては全キャラクタ数分記憶せず、パターン
   の種類の数だけメモリに記憶させ、前記メモリの読み出
   し時に、第１の領域のデータと該第１の領域に対応する
   第２の領域のデータとをそれぞれ読み出して合体させる
   ように構成してなることを特徴とする表示制御装置。