JPS6030037B2 - メモリアドレス方式 - Google Patents
メモリアドレス方式Info
- Publication number
- JPS6030037B2 JPS6030037B2 JP13325680A JP13325680A JPS6030037B2 JP S6030037 B2 JPS6030037 B2 JP S6030037B2 JP 13325680 A JP13325680 A JP 13325680A JP 13325680 A JP13325680 A JP 13325680A JP S6030037 B2 JPS6030037 B2 JP S6030037B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- parallel
- memory
- bit
- bit data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
Description
【発明の詳細な説明】
本発明はメモリに記憶した並列ｎビットデータを並列か
ビットデータとして出力するメモリアドレス方式に関す
る。
ビットデータとして出力するメモリアドレス方式に関す
る。
従来、マイクロプロセッサ等を用いてメモリに記憶した
輝度信号により、陰極線管ディスプレイ装置に文字や図
形等を表示するような装置が普及している。
輝度信号により、陰極線管ディスプレイ装置に文字や図
形等を表示するような装置が普及している。
ところが、近時において、特定の表示文字や図形の表示
色を反転したり、あるいは大きさを変えたりして特殊な
表示効果を実現できる装置が要望されている。しかし、
このような特殊な表示効果を実現するためには、各表示
文字を表わす文字データ毎に特殊表示効果の指定を行う
修飾データを付加しなければならない。
色を反転したり、あるいは大きさを変えたりして特殊な
表示効果を実現できる装置が要望されている。しかし、
このような特殊な表示効果を実現するためには、各表示
文字を表わす文字データ毎に特殊表示効果の指定を行う
修飾データを付加しなければならない。
具体的には表示文字を表わす８ビットの文字データ毎に
特殊表示効果の指定を行う８ビットの修飾データを付加
し、これら２組のデータを同時に出力しなければならな
い。そこで、これら並列１６ビットの表示用データを並
列１６ビットのアドレス入力を持つメモリに記憶させ、
これを並列１６ビット単位で同時に読出すことが考えら
れる。
特殊表示効果の指定を行う８ビットの修飾データを付加
し、これら２組のデータを同時に出力しなければならな
い。そこで、これら並列１６ビットの表示用データを並
列１６ビットのアドレス入力を持つメモリに記憶させ、
これを並列１６ビット単位で同時に読出すことが考えら
れる。
ところが、近時普及しているマイクロコンピュータおよ
びメモリは、アドレス信号が８ビット構成のものが多い
ため、並列１６ビット単位のデータを同時に出力させる
こととができない。本発明は以上の点に鑑み、このよう
な問題を解決すると共にかかる欠点を除去すべくなされ
たもので、その目的は簡単な構成によって、メモリーこ
記憶した並列ｎビットのデータを並列かビットのデータ
として同時に出力し得るようにしたメモリアドレス方式
を提供することにある。
びメモリは、アドレス信号が８ビット構成のものが多い
ため、並列１６ビット単位のデータを同時に出力させる
こととができない。本発明は以上の点に鑑み、このよう
な問題を解決すると共にかかる欠点を除去すべくなされ
たもので、その目的は簡単な構成によって、メモリーこ
記憶した並列ｎビットのデータを並列かビットのデータ
として同時に出力し得るようにしたメモリアドレス方式
を提供することにある。
このような目的を達成するため、本発明は、マイクロプ
ロセッサからのメモリアドレス信号と並列かビットのリ
ードサイクルの間に“１”と“０”を繰り返す第１の信
号およびリードライト信号を入力としリードライト信号
が読出し時および書き込み時にそれぞれ第１および第２
入力を選択して前記メモリにアドレス信号を与えるセレ
クタと、上記メモリからの読出しデータを上記第１の信
号の立上りタイミングでラッチする第１のラッチ回路と
、この第１ラッチ回路に保持された信号を上記りードサ
ィクルと同期した第２の信号の立上りタイミングでラッ
チする第２のラッチ回路と、上記メモリからの論出しデ
ータを上記第２の信号の立上りタイミングでラッチする
第３のラッチ回路とを備え、並列ｎビツトデ−夕の書込
み時には、上記〆モリアドレス信号の最下位ビット信号
で示される偶数番地および奇数番地に並列ｎビットデー
タをそれぞれ書込み、データ読出し時には並列かビット
のデータ読出しサイクルにおいて、メモリのアドレス入
力の最下位ビット入力に論理“１”および“０”の区間
を有する上記第１の信号を与え、上記〆モリアドレス信
号はその上位ビット入力に加えるようにし、並列ｎビッ
トデータを２組時分割で講出し、次の並列かビットのデ
ー夕読出しサイクルにおいて並列かビットデータとして
出力し得るようにしたものである。
ロセッサからのメモリアドレス信号と並列かビットのリ
ードサイクルの間に“１”と“０”を繰り返す第１の信
号およびリードライト信号を入力としリードライト信号
が読出し時および書き込み時にそれぞれ第１および第２
入力を選択して前記メモリにアドレス信号を与えるセレ
クタと、上記メモリからの読出しデータを上記第１の信
号の立上りタイミングでラッチする第１のラッチ回路と
、この第１ラッチ回路に保持された信号を上記りードサ
ィクルと同期した第２の信号の立上りタイミングでラッ
チする第２のラッチ回路と、上記メモリからの論出しデ
ータを上記第２の信号の立上りタイミングでラッチする
第３のラッチ回路とを備え、並列ｎビツトデ−夕の書込
み時には、上記〆モリアドレス信号の最下位ビット信号
で示される偶数番地および奇数番地に並列ｎビットデー
タをそれぞれ書込み、データ読出し時には並列かビット
のデータ読出しサイクルにおいて、メモリのアドレス入
力の最下位ビット入力に論理“１”および“０”の区間
を有する上記第１の信号を与え、上記〆モリアドレス信
号はその上位ビット入力に加えるようにし、並列ｎビッ
トデータを２組時分割で講出し、次の並列かビットのデ
ー夕読出しサイクルにおいて並列かビットデータとして
出力し得るようにしたものである。
以下、図示する実施例を用いて本発明を詳細に説明する
。第１図は本発明の−実施例を示すブロック図であって
、マイクロプロセッサ１は（ｉ＋１）ビット構成のメモ
リアドレス信号ＭＡを出力し、またメモリデ−夕の読出
し時には“１”メモリデータの書込み時には“０”とな
るリードライト信号Ｒ／Ｗを出力する。
。第１図は本発明の−実施例を示すブロック図であって
、マイクロプロセッサ１は（ｉ＋１）ビット構成のメモ
リアドレス信号ＭＡを出力し、またメモリデ−夕の読出
し時には“１”メモリデータの書込み時には“０”とな
るリードライト信号Ｒ／Ｗを出力する。
マイクロプロセッサ１から出力されるメモリアドレス信
号ＭＡは、セレク夕２のＡ側入力およびＢ側入力に接続
される。但し、Ａ側入力にはへ〜Ａｉで示す入力にメモ
リアドレス信号ＭＡの各ビット信号が順に接続されてい
るのに対し、Ｂ側入力にはんで示す最下位ビット入力に
第２図ａに示すように並列かビットのリードサイクルＣ
Ｙの間に“１”と“０”を繰り返す信号ＳＩが接続され
、メモリアドレス信号ＭＡＯはその上位ビット入力Ａ，
〜Ａ（Ｍ）に順に接続されている。このセレクタ２は前
記リードライト信号Ｒ／Ｗが“１”の時（講出し時）に
おいてＢ側入力を選択してメモリ３にアドレス信号とし
て与え、リードライト信号Ｒ／Ｗが“０”の時（書込み
時）においてＡ側入力を選択してメモリ３にアドレス信
号として与える。一方、メモリ３の並列ｎビット読出し
データは、第１ラッチ４および第３ラッチ６に供給され
ており、さらに第１ラッチ４を介して第２ラッチ５に供
給されている。第１ラッチ４は、メモリ３からの読出し
データを前記信号Ｓ１（第２図ａ）の立上りタイミング
でラツチする。また、第２ラッチ５は、第１ラッチ４に
保持された講出しデータを第２図ｂに示すようにリード
サイクルＣＹと同期した信号Ｓ２の立上りタイミングで
ラッチする。また、第３ラッチ６はメモリ３からの読出
しデータを前記信号Ｓ２の立上りタイミングでラツチす
る。そして、第２ラッチ５および第３ラッチ６にそれぞ
れ保持された議出しデータは、並列かビットのデータバ
ス７に送出されるように構成されている。このような構
成において、メモリ３に対して並列ｎビットデータを書
込む場合、リードライト信号Ｒ／Ｗを“０”とした後、
メモリアドレス信号ＭＡをセレクタ２のＡ側入力を介し
てメモリ３に供給するようにする。
号ＭＡは、セレク夕２のＡ側入力およびＢ側入力に接続
される。但し、Ａ側入力にはへ〜Ａｉで示す入力にメモ
リアドレス信号ＭＡの各ビット信号が順に接続されてい
るのに対し、Ｂ側入力にはんで示す最下位ビット入力に
第２図ａに示すように並列かビットのリードサイクルＣ
Ｙの間に“１”と“０”を繰り返す信号ＳＩが接続され
、メモリアドレス信号ＭＡＯはその上位ビット入力Ａ，
〜Ａ（Ｍ）に順に接続されている。このセレクタ２は前
記リードライト信号Ｒ／Ｗが“１”の時（講出し時）に
おいてＢ側入力を選択してメモリ３にアドレス信号とし
て与え、リードライト信号Ｒ／Ｗが“０”の時（書込み
時）においてＡ側入力を選択してメモリ３にアドレス信
号として与える。一方、メモリ３の並列ｎビット読出し
データは、第１ラッチ４および第３ラッチ６に供給され
ており、さらに第１ラッチ４を介して第２ラッチ５に供
給されている。第１ラッチ４は、メモリ３からの読出し
データを前記信号Ｓ１（第２図ａ）の立上りタイミング
でラツチする。また、第２ラッチ５は、第１ラッチ４に
保持された講出しデータを第２図ｂに示すようにリード
サイクルＣＹと同期した信号Ｓ２の立上りタイミングで
ラッチする。また、第３ラッチ６はメモリ３からの読出
しデータを前記信号Ｓ２の立上りタイミングでラツチす
る。そして、第２ラッチ５および第３ラッチ６にそれぞ
れ保持された議出しデータは、並列かビットのデータバ
ス７に送出されるように構成されている。このような構
成において、メモリ３に対して並列ｎビットデータを書
込む場合、リードライト信号Ｒ／Ｗを“０”とした後、
メモリアドレス信号ＭＡをセレクタ２のＡ側入力を介し
てメモリ３に供給するようにする。
そして、メモリアドレス信号ＭＡのビットＡ，〜Ａｉが
同一値で、かつ最下位ビットんのみが異なる偶数番地と
寄数番地に並列ｎビットのデータをデータバス８から与
えて書込む。一方、データ論出し時には、リードライト
信号Ｒ／Ｗを“１”とし、セレクタ２のＢ側入力からの
メモリアドレス信号ＭＡがメモリ３に供給されるように
する。
同一値で、かつ最下位ビットんのみが異なる偶数番地と
寄数番地に並列ｎビットのデータをデータバス８から与
えて書込む。一方、データ論出し時には、リードライト
信号Ｒ／Ｗを“１”とし、セレクタ２のＢ側入力からの
メモリアドレス信号ＭＡがメモリ３に供給されるように
する。
すると、この時、セレクタ２のＢ側入力の最下位ビット
入力ＡｏにはリードサイクルＣＹの間に“１”と“０”
の区間を有する信号ＳＩが供給されているため、マイク
ロプロセッサ１からのメモリアドレス信号ＭＡが同一値
を示している間に、メモリアドレス信号ＭＡを上位ビッ
トアドレスとする偶数番地および奇数番地にそれぞれ記
憶された並列ｎビットデータがメモリ３から時分割出力
される。すなわち、信号ＳＩが“０”の時には偶数番地
の並列ｎビットデータが読出され、この信号ＳＩの立上
りタイミングで第１ラッチ４にラツチされる。また、信
号ＳＩが“１”の時には奇数番地の並列ｎビットデータ
が読出され、信号Ｓ２の立上りタイミングで第３ラツチ
６にラッチされる。この時、信号Ｓ２の立上りタイミン
グでは、第１ラッチ４に保持された並列ｎビットデータ
も第２ラツチにラツチされる。これにより、並列かビッ
ト構成のデータバス７には、次のりードサイクルＣＹに
おいて並列かビットのデータを得ることができる。以上
説明したように、本発明によれば、複雑な手段を用いる
ことなく、プロセッサからの入力信号を選択してメモ川
こ与えるセレク夕とメモリからの読出し信号をラッチす
る第１のラッチ回路およびこの第１のラッチ回路に保持
された信号をラッチする第２のラッチ回路ならびにメモ
リからの説出し信号をラッチする第３のラッチ回路とを
備えた簡単な構成によって、メモリ記憶させた並列ｎビ
ットのデータを並列かビットデータとして出力すること
ができ、また、並列かビットデータとして出力される各
並列ｎビットデー外ま、メモリの偶数番地と奇数番地で
あるため、並列かビットデータに対するメモリアドレス
を割当てる場合の設計が容易となるので、実用上の効果
は極めて大である。
入力ＡｏにはリードサイクルＣＹの間に“１”と“０”
の区間を有する信号ＳＩが供給されているため、マイク
ロプロセッサ１からのメモリアドレス信号ＭＡが同一値
を示している間に、メモリアドレス信号ＭＡを上位ビッ
トアドレスとする偶数番地および奇数番地にそれぞれ記
憶された並列ｎビットデータがメモリ３から時分割出力
される。すなわち、信号ＳＩが“０”の時には偶数番地
の並列ｎビットデータが読出され、この信号ＳＩの立上
りタイミングで第１ラッチ４にラツチされる。また、信
号ＳＩが“１”の時には奇数番地の並列ｎビットデータ
が読出され、信号Ｓ２の立上りタイミングで第３ラツチ
６にラッチされる。この時、信号Ｓ２の立上りタイミン
グでは、第１ラッチ４に保持された並列ｎビットデータ
も第２ラツチにラツチされる。これにより、並列かビッ
ト構成のデータバス７には、次のりードサイクルＣＹに
おいて並列かビットのデータを得ることができる。以上
説明したように、本発明によれば、複雑な手段を用いる
ことなく、プロセッサからの入力信号を選択してメモ川
こ与えるセレク夕とメモリからの読出し信号をラッチす
る第１のラッチ回路およびこの第１のラッチ回路に保持
された信号をラッチする第２のラッチ回路ならびにメモ
リからの説出し信号をラッチする第３のラッチ回路とを
備えた簡単な構成によって、メモリ記憶させた並列ｎビ
ットのデータを並列かビットデータとして出力すること
ができ、また、並列かビットデータとして出力される各
並列ｎビットデー外ま、メモリの偶数番地と奇数番地で
あるため、並列かビットデータに対するメモリアドレス
を割当てる場合の設計が容易となるので、実用上の効果
は極めて大である。
なお、実施例においては、スタチック型のメモリを想定
しているが、ダイナミック型のメモリを用いる場合にも
同様に適用できるものである。
しているが、ダイナミック型のメモリを用いる場合にも
同様に適用できるものである。
従って、前述したように特殊な表示効果を実現するため
の装置、あるいは並列ｎビットデータを並列幻ビットデ
ータに変換して出力する装置に適用すれば優れた効果が
ある。
の装置、あるいは並列ｎビットデータを並列幻ビットデ
ータに変換して出力する装置に適用すれば優れた効果が
ある。
第１図は本発明の一実施例を示すブロック図、第２図は
その動作を説明するための信号波形図である。 １……マイクロプロセッサ、２……セレク夕、３……メ
モリ、４〜６……ラツチ、７……並列２ｎビットのデー
タ／ゞス。 第２図 図 船
その動作を説明するための信号波形図である。 １……マイクロプロセッサ、２……セレク夕、３……メ
モリ、４〜６……ラツチ、７……並列２ｎビットのデー
タ／ゞス。 第２図 図 船
Claims (1)
- １ メモリに記憶した並列ｎビツトデータを並列２ｎビ
ツトデータとして出力するメモリアドレス方式において
、マイクロプロセツサからのメモリアドレス信号と並列
２ｎビツトのリードサイクルの間に“１”と“０”を繰
り返す第１の信号およびリードライト信号を入力としリ
ードライト信号が読出し時および書込み時にそれぞれ第
１および第２入力を選択して前記メモリにアドレス信号
を与えるセレクタと、前記メモリからの読出しデータを
前記第１の信号の立上りタイミングでラツチする第１の
ラツチ回路と、この第１のラツチ回路に保持された信号
を前記リードサイクルと同期した第２の信号の立上りタ
イミングでラツチする第２のラツチ回路と、前記メモリ
からの読出しデータを前記第２の信号の立上りタイミン
グでラツチする第３のラツチ回路とを備え、並列ｎビツ
トデータの書込み時には、前記メモリアドレス信号の最
下位ビツト信号で示される偶数番地および奇数番地に並
列ｎビツトデータをそれぞれ書込み、データ読出し時に
は並列２ｎビツトのデータ読出しサイクルにおいて、メ
モリのアドレス入力の最下位ビツト入力に論理“１”お
よび“０”の区間を有する前記第１の信号を与え、前記
メモリアドレス信号はその上位ビツト入力に加えるよう
にし、並列ｎビツトデータを２組時分割で読出し、次の
並列２ｎビツトのデータ読出しサイクルにおいて並列２
ｎビツトデータとして出力し得るようにしたことを特徴
とするメモリアドレス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13325680A JPS6030037B2 (ja) | 1980-09-24 | 1980-09-24 | メモリアドレス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13325680A JPS6030037B2 (ja) | 1980-09-24 | 1980-09-24 | メモリアドレス方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5758279A JPS5758279A (en) | 1982-04-07 |
| JPS6030037B2 true JPS6030037B2 (ja) | 1985-07-13 |
Family
ID=15100357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13325680A Expired JPS6030037B2 (ja) | 1980-09-24 | 1980-09-24 | メモリアドレス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6030037B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60117286A (ja) * | 1983-11-29 | 1985-06-24 | 三菱電機株式会社 | 映像表示制御装置 |
-
1980
- 1980-09-24 JP JP13325680A patent/JPS6030037B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5758279A (en) | 1982-04-07 |
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