JPS6015688A - メモリ・チツプ・アドレス装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電算機のメモリ（記憶装置）に関し、詳しくい
えば、二次元に配置された、各々が容量が小さい多数の
メモリ・チップの配列に、最終的にはラスター・スキャ
ン方式でよみ出される水平方向及び垂直方向の情報を要
領よくアドレス配分して記憶させ、又と９出す技術に関
している。

〔従来技術〕

メモリ容量の比較的小さいメモリ・チップを連結して大
容量（アドレスが増す）のメモリを組立てることについ
て、いくつかの先行技術がある。

米国特許第３４６６６１１号は複数のワードを多方向に
アクセスできるメモリ・システムを示す。

米国特許第４１９５３４２号はアドレスの偶数と奇数で
分けて、別々のメモリ部分に入れることによシ、連続し
たアドレスでワードをよみ出す時に成るワードのよみと
シが終る前に次の（と′なりの）アドレスのワードを持
ってとれるようにした構造を示す。

米国特許第４２９６４６７号は複数個のメモリ・チップ
を所定数づつずれたアドレスを用いてアクセスさせる技
術を示し、回転型チップ選択回路、計算ユニット、チッ
プへの接続回路等が見られる。

〔発明が解決しようとする問題点〕

従来行われていた、各々が比較的小容量のメモリ・チッ
プを組合せて大容量のメモリを構成する技術においては
、メモリのアドレスの割当てが一種の使用上の制限を課
していた。そのため、例えばラスタ一方式で走査される
ビデオ信号を貯える場合、水平方向にあるデータ・ビッ
ト群は比較的速くアクセスできても、垂直方向に並んだ
データ・ビット群のアクセスは多くの動作サイクル（時
間）を要していた。

〔問題を解決するための手段〕

本発明においては、水平及び垂直方向のデータ・ビット
へのビット・アドレス能力が向上され、ディスプレイに
おける１フレーム（１画面）分のデータ・バッファから
ラスクー拳スキャン装置にデータを送る際、垂直方向の
データ・ビット群を水平方向のデータ・ビット群と四己
速さで送れるようにする。

〔実施例〕

本発明は２次メモリ・アレーに水平及び垂直の線を示す
データを書込む場合に利用できる。６４にメモリ・チッ
プにアレーなかきこむことと、その際の必要なデータ変
換、アドレス計算、チップ自体について下記に説明する
。実施例における諸用語を以下に説明する。

１バイトは８ビツトからなる。

１ワード（メモリの）は２５６ビツトである。

四半分（ワードの）は６４ビツトである。

Ｙｍｏｄｕｌｏ４はＹを４で割った余シの数を示す。

１６／ＸはＸを１６で割った余シの数を示す。

インクレメントとは始点をずらせる値を示す。

ビット会アドレス（４，３，２，１，０）とはビット・
アドレスの４，３，２、’ｌ、Ｄ桁目の値である。

本発明により水平と垂直の方向に位置するデータについ
て改善されたビット・アドレス可能性が与えられる。ワ
ード及び／又はビット・アドレスに付加しているインク
レメント値を外すと水平及び／又は垂直方向でのビット
・アドレス可能性がなくなるが、偶数個のバイト境界（
１バイトは８ビツトなので１６バイト毎）を始点に１６
ビツトを書込む能力は残っている。

第１図は、データ・ビットのＩ　Ｋ　（１０２’４　）
“ＸＩＫの寸法の２次元アレー、第２図はこのアレーの
メモリ・チップへのマツピングを示す。１６コの水平方
向のビットが各チップに入れられ、これらチップのビッ
ト・インクレメントは偶数バイト境界をこえるビットに
関連づけられている。１６コの垂直方向ビットのマツピ
ングは少し複雑で、ビットは各々別のワードの四半分中
の位置に入れられる。四半分は４　ｍｏｄｕｌｏ　（モ
ジュロ）１づつインクレメントされ、ワードは四半分が
ゼロになる毎に１インクレメントされる。四半分とワー
ドにおけるこの順序づけは、４ビツトを付加して記述で
き、下の２桁が四半分を、上の２桁がワード・アドレス
の上位２桁を示すようにする。位置の順序は０から１５
迄の連続数の順序に対応する。

偶数のバイト境界をこえるビットについては、ワード・
アドレスが４増加される。マツピングで重要なことは、
この１６コの水平又は垂直のビットは、同じチップには
（１ビツトだけで）２ビツト以上はマツピングされてな
いから、全ビットがメモリに１サイクルでかきこめるこ
とである。

水平でも垂直でも１６ビツトが１サイクルでかきこめる
ようにマツプできるとなると、次の問題はその計算の複
雑さと追加のハードウェア必要量である。この計算とハ
ードウェアは、アドレスの計算、データの扱い、チップ
内でアドレス変換、メモリからラスター・スキャンへの
変換等のため必要である。

〔アドレス変換とデータの扱い〕 アドレス変換チップにより行なわれる機能は下記の式で
示す如くである。スクリーン・アドレスをＸ、Ｙとする
。メモリ中チップすべてにモード信号とビット−アドレ
スとワード−アドレスが供給される。更に各チップにデ
ータ、マスク、インクレメント信号が与えられる。

水平モード ビット・アドレス（５，４，３，２，１，０）＝＝Ｘ／
１６の整数値、即ちＸ（９，８，７，６，５，４） ビット・アドレス（７，６） ＝Ｙ　ｍｏｄｕｌｏ　４、即ちｙ（ｉ、０）ワード書ア
ドレス（１，０） ＝（Ｙ／４の整数）ｍｏｄｕｌｏ４．１．即ちＹ（３，
２） ワード・アドレス（７，６，５，４，６，２）＝Ｙ／１
６の皺数、即ちＹ（９，８，７，６，５，４）データ（
メモリへ入れられる） ＝（スクリーン上での）データのビットが１６桁未満な
らば右（下位）に０を 付加して１６桁にする、次に（ｘ十ｙ　）ｍｏｄｕｌｏ
　１６の値だけ右方向に循還シフトさせた値。

マスク＝（スクリーン上の）データと同桁数の１で若し
それが１６桁未満の時には右 に０を付加して１６桁にしくｘ十ｙ） ｍｏｄｕｌｏ　１６　だけ右に循還シフトさせた値。

ビット・インクレメント ＝（１６（Ｘ　ｍｏｄｕｌｏ　１６　）　）個のゼロに
（Ｘ　ｍｏｄｕｌｏ　ｉ　６　）個の１を付けて（Ｘ十
Ｙ）ｍｏｄｕｌｏ、１６桁分右に循還シフトさせた値。

若し、常時１６ビツトのデータが来るなら右に０を付加
して１６桁にすることは省略できる。使用者は１６ビツ
ト未満のさきこみもできることが上記式で示されている
。

ワード−インクレメント＝０ モード＝０ 垂直モード 垂直ラインの第１番目のビットのアドレスは水平モード
の場合に計算されたものと同じである。

しかし、このビットは（Ｘ十Ｙ）ｍｏｄｕｌｏ　１６の
チップ番号のチップに送られる。チップ内でのアドレス
変換によって、チップ番号が、アドレスのうちのワード
拳アドレスの下位（ＷＬ　）とビット・アドレスの上位
（ＢＨ）の部分に加算されるので、この部分から（Ｘ＋
Ｙ）ｍｏｄｕｌｏ　１６だけ減算してから各チップに伝
送しなければならない。これを含めて、アドレス変換の
式は次になる。

ビット・アドレス（５，４，３，２，１，０）＝Ｘ／１
６の整数、即ちＸ（９，８，７，６，５，４） ビット・アドレス（７，６） ＝（Ｙ　ｍｏｄｕｌｏ　４　）−（（Ｘ＋Ｙ）ｍｏｄｕ
ｌｏ　１６　） ＝　（Ｘ　）ｍｏｄｕｌｏ　４ ワード・アドレス（１，０） ＝（（（（Ｙ／４の整数部）ｍｏｄｕｌｏ４）Ｘ４　）
、”（’（Ｘ十Ｙ）ｍｏｄｕｌｏ１６））ｍｏｄｕｌｏ
４ ＝（（Ｙ　ｍｏｄｕｌｏ　１６−（Ｘ＋Ｙ、）ｍｏｄｕ
ｌ　６１６　）／　４　）　ｍｏｄｕ’ｌ　ｏ　４＝（
”−Ｘ）／４の整数部）ｒｎｏｄｕｌｏ４ワード・アド
レス（７，６，５，４，３，２）−Ｙ／１６．の整数部
、即ちＹ（９，８，７６，５，４） データ＝水平モードの時と同じ マスクコ水平モードの時と同じ ワード・インクレメント ＝（１６（Ｙｍｏｄｕ、１ｏ１６））個のゼロに（Ｙ　
ｍｏｄｕｌｏ　１６　）個の１をつけて（Ｘ十Ｙ）ｍｏ
ｄｕｌｏ　１６桁分右に循還シフトさせた値。

これは水平モードのビット・インクレメントのＸをＹに
変更したものと同じである。

ビット・インクレメント＝０ モード＝１ 〔チップ上でのアドレス変換〕 第３図はチップ上の回路構成を示し、これがアドレス変
換をする。この変換は先ずビット・アドレスの上２桁（
２進値）を下２桁とし、ワード・アドレスの下２桁（２
進値）を上２桁とする２進で４桁の値にチップ番号メモ
リに入っている２進で４桁のチップ番号（各チップにつ
けられている）を加算器で加算して行われる。繰シ上り
を無視して、加算後の４桁を分解して上２桁をワード・
アドレスの下２桁、下２桁をビット・アドレスの上２桁
とする。ワード・アドレスの上６桁と、ビット・アドレ
スの下６桁が各々別々に、図示のようにインフレメンタ
に送られる。インフレメンタは各々、インクレメント入
力値によりアドレス変換をする。ビット・アドレスとワ
ード・アドレスのうち、加算器に行く方とインフレメン
、りに行く方は完全に分離されている。インフレメンタ
だけ別の回路にすることもできる。これにより、水平又
は垂直方向の偶数バイト境界でのみ、書込をはじめるよ
うに改変実施することもできるようになっている。書込
動作の際、ワードｉインクレメンタとビット・インフレ
メンタの片方のみが１時に動作することが始んどなので
、インフレ、メンタの共用もできる。チップ番号を示す
４ビツトは図示のようにチップ上のメモリに入れておい
てもよく、又外部から信号として受けてもよい。モード
信号＝０の時、加算器はチップ番号メモリから〇を受け
とる。加算器とインフレメンタの構成は周知である。

〔チップ・メモリから２スター・スキャン信号への変換
〕 第４図は、チップ・メモリからの出力ピット群を直列化
する方法を示す。これは従来のラスター信号発生方式に
、スキャン・ラインよみ出しの後に直列化する位置（始
点）をずらして、メモリ内のずらされた記憶配置に合わ
せる回路を追加した構成である。第４図には４本のスキ
ャン・ライン分のデータが示されている。０番目のライ
ンはビット０−０（チップ０、右端）、０−１（チップ
１）・・・・０−１５（チップ１５）、Ｄ−１６（チッ
プ０）、０−１７、・・・・０−３１、・・・・０−１
００８、・・・・０−１０２５と各ビットを順次うけと
る。直列化器４１によって直列化されラスター・スキャ
ン出力４５が得られる。次の１番目のラインのスキャン
は１ｍｏｄｕｊｏ　１６即ち１だけ始点がずらされてチ
ップ１から始まるが、そこにはビット１−０があシ、ビ
ット１−０、・・・・１−１４（チップ１５）、１−１
５’（チップ０）、１−１６、・・・・１−１０２３と
スキャンされ直列化される。吹抜、スキャン・ラインの
順番が進むにつれ、１６を基数として、順次始点がずら
されて行く。１６番目のラインはチップ０がらはじまシ
、１７番目はチップ１からはじまる。シフト信号４３が
この始点位置の制御をする。１０２４ビツトｘＩＤ２４
ラインの１ＫＸＩＫ表示情報のらち、スキャンすべき４
本のライン分の表示ビットを含む別個のバッファを設け
てもよい。１６個のチップを用いるから各々２５６ビツ
トのライン・バッファ・メモリ（第４図）で構成できる
。

第１図から第４図はＩＫＸＩＫのスクリーン情報につい
て垂直又は水平の線を書き込む配置を示したが、このビ
ット情報配置方式は寸法を倍加してＩＫＸ２にや２ＫＸ
２Ｋに拡げることができる。

これは第３図、第４図と始んど同一の回路を用いて実施
できる。

第５図は本発明の他の実施例におけるスクＩＪ−ン配置
上の情報ビットの記号を示す。

第６．１図と第６２図は３２個のチップと３２ビツトの
データ路で、ＩＫＸ２にの情報ビットを配置する方式を
示す。ワードの容量が４から８になった点と３２ビツト
が同時にがきこまれることを除いて、ＩＫＸＩＫの場合
と類似している。

第７図はこのＩＫＸ２にの場合の回路を示し、加算器が
５ピツトになシ、チップ番号が５桁でワード・アドレス
から下３桁が加算器を通る点が１ＫＸＩＫの場合と異な
る。

第８図、第９図は２ＫＸＩＫの場合のビット配置と回路
を示す。ビット方向の寸法が２倍になり、加算器は５桁
でビット・アドレスから３桁が送られて来る。ワード・
インフレメンタには６ビツトが送られ、ビット・インフ
レメンタには５ビツトが送られる。

第１０図は２ＫＸ２にの場合の配置と回路を示すｇワー
、ドー・アドレスからは下３桁、ビット・アドレスから
は上３桁が、又チップ番号メモリから６ビツトが加算器
に来る。モード−００時、加算器はチップ番号メモリか
ら０をうけとる。

更に他の実施例として、本発明ではアドレスの多重化が
できる。従来から、水平ワード・アドレスに一連のビッ
ト・アドレスを後続させることが知られていた。本発明
では、水平の線の場合にはワード・アドレスにビット・
アドレスを後続させ、垂直の線の場合にはビット・アド
レスに一連のワード・アドレスを後続させる。

この場合、第３．７．９．１０図の回路は、インフレメ
ンタが一個になシ、それにワード・インクレメントとビ
ット−インクレメントの両信号が与えられ、これらが時
分割的に入力されるようにするとよい。こうすると、ワ
ード・アドレスが先の時は先ずワード・インクレメント
信号を、又ビット・アドレスが先の時は先にビット・イ
ンクレメント信号をオンにすればよい。

垂直方向、又は水平方向の情報ビット群を二次元のメモ
リにかきこむ際の特定の技術を上述した。

本発明は、スクリーンψアドレスで与えられたスクリー
ン表示情報のビットをラスター・スキャン信号に作りか
える際に用いるメモリへの書込み配置を改良したもので
あり、垂直、水平方向の線の書込みに際し有用である。

上記にて、チップ・メモリは個々に分離しているように
記述したが、回路構成はそのままで多くの上記のチップ
を周辺回路と共に、或は別に一枚の大型チップ上に形成
することもできる。

【図面の簡単な説明】

第１図、第２図、第３図、第４図は本発明の１実施例の
図、第５図、第６．１図、第６．２図、第７図、第８図
、第９図、第１０図は本発明の他の実施例を示す図であ
る。 ４１・・・・直列化器、４５・・・・スキャン出力、４
３・・・・シフト信号。 出願人　インターナショナル番ビジネス・マシーンズｅ
コーボレーンヨン代理人　弁理士　山　本　仁　朗 （外１名） ＦＩＧ、１ ３２ビツト　Ｆｌ（ −＾） ；、８．１

Claims (1)

1. 【特許請求の範囲】 二次元配置されたデータ・ビットを複数個のメモリ・チ
   ップに貯蔵する装置において、上記データ・ビットで水
   平方向の線を形成するビット及び垂直方向の線を形成す
   るビットを複数個のメモリ・チップに貯蔵する際に水平
   方向の線のビットを垂直方向の線のビットとは異なる順
   序で上記複数個のメモリ・チップに順次貯蔵する装置と
   、 上記複数個のメモリ・チップの各々に接続され各チップ
   に貯蔵されているデータを読み出し直列化し、二次元ラ
   スター・スキャン形式のディスプレイのだめのデータ・
   ビット出力を発生する装置とよシなるメモリ・チップＯ
   アドレス装置