JPS5915285A - 画像メモリ - Google Patents
画像メモリInfo
- Publication number
- JPS5915285A JPS5915285A JP57123871A JP12387182A JPS5915285A JP S5915285 A JPS5915285 A JP S5915285A JP 57123871 A JP57123871 A JP 57123871A JP 12387182 A JP12387182 A JP 12387182A JP S5915285 A JPS5915285 A JP S5915285A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- module
- address generator
- accessed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Digital Computer Display Output (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデジタル画像表示装置又はデジタル画像処理装
置に利用される画像メモＩＪ Ｋ関する。
置に利用される画像メモＩＪ Ｋ関する。
通常、デジタル画像表示装置又は、その構成に表示装置
を含むデジタル画像処理装置は画像をラスタスキャン型
ＣＲＴのような画像表示装置上に表示するためのりフレ
ッシ為メモリを持つ。リフレッシ−メモリは、１つの表
示画面を例えば５１２×５１２の画素に分割し、各画素
の表示されるべき輝度をデジタル値として保持している
。画面は、インタレースしてスキャンされる場合３０）
１ｚ−そうでない場合忙は６０Ｈｚ程度の頻度でリフレ
ッシヱされ表示される。そのため２通常の利用法では各
画素は８０ナノ秒、或いは４０ナノ秒の速度で読み出さ
れねばならない。
を含むデジタル画像処理装置は画像をラスタスキャン型
ＣＲＴのような画像表示装置上に表示するためのりフレ
ッシ為メモリを持つ。リフレッシ−メモリは、１つの表
示画面を例えば５１２×５１２の画素に分割し、各画素
の表示されるべき輝度をデジタル値として保持している
。画面は、インタレースしてスキャンされる場合３０）
１ｚ−そうでない場合忙は６０Ｈｚ程度の頻度でリフレ
ッシヱされ表示される。そのため２通常の利用法では各
画素は８０ナノ秒、或いは４０ナノ秒の速度で読み出さ
れねばならない。
一部１画像メモリは大容量であるため２通常ＭＯＳメモ
リのような集積度の高い低速な素子で構成される。その
ため上述のよ５に高速で読み出すことはできず、２００
ナノ秒程度のサイクルタイムとなる。このような素子を
使って、８０ナノ秒又は４０チノ秒のサイクルタイムを
仮想的に得るためＫ。
リのような集積度の高い低速な素子で構成される。その
ため上述のよ５に高速で読み出すことはできず、２００
ナノ秒程度のサイクルタイムとなる。このような素子を
使って、８０ナノ秒又は４０チノ秒のサイクルタイムを
仮想的に得るためＫ。
従来インクリーブと呼ばれるアクセス方式が用いられて
いる。この方式を第１図を参照して説明する。
いる。この方式を第１図を参照して説明する。
画像メモリはこの図では１６個のメモリモジュール１０
０〜１１５から構成されている。走査線方向の画素のア
ドレスがアドレス発生器１から９ビツト発生される。尚
、このアドレス発生器は走査線方向のアドレスのみを考
えているので垂直方向の記述は省略した。６０Ｈ２の画
面り７レツシーの場合、アドレスは４０チノ秒毎ＫＯ，
１，２，・・・、５１１゜のようにカウントアツプされ
る。９ビツトのアドレスの内ＭＳＢ側の５ビツト５は各
メモリモジュールに共通に供給され、メモリモジー−ル
内のアドレスとなる。ＬＳＢ側の４ビツト４は並列／直
列変換回路３に送られる。このような配置のときの画素
と１画素値が記憶されているメモリモジュールとの対応
を第２図に示す。９ビツトのアドレスが０．１．２．・
・・、１５，１６．１７と増すＫつれて−メモリモジュ
ールの番号は０．１．２．・・・、 １４．１５゜０．
１．・・・と変化し、０番のメモリモジュール１００か
ら１５番のメモリモジュール１１５までが１６回に１回
の割勺合いで現れる。
０〜１１５から構成されている。走査線方向の画素のア
ドレスがアドレス発生器１から９ビツト発生される。尚
、このアドレス発生器は走査線方向のアドレスのみを考
えているので垂直方向の記述は省略した。６０Ｈ２の画
面り７レツシーの場合、アドレスは４０チノ秒毎ＫＯ，
１，２，・・・、５１１゜のようにカウントアツプされ
る。９ビツトのアドレスの内ＭＳＢ側の５ビツト５は各
メモリモジュールに共通に供給され、メモリモジー−ル
内のアドレスとなる。ＬＳＢ側の４ビツト４は並列／直
列変換回路３に送られる。このような配置のときの画素
と１画素値が記憶されているメモリモジュールとの対応
を第２図に示す。９ビツトのアドレスが０．１．２．・
・・、１５，１６．１７と増すＫつれて−メモリモジュ
ールの番号は０．１．２．・・・、 １４．１５゜０．
１．・・・と変化し、０番のメモリモジュール１００か
ら１５番のメモリモジュール１１５までが１６回に１回
の割勺合いで現れる。
また、各メモリモジュール内のアドレスは１６画素毎に
１回変化する。そのため画像メモリの各モジュールは４
０Ｘ１６＝６４０ナノ秒に１回読み出されればよい。１
６個のメモリモジュールから読み出された１６６画素の
データけＣＭＬ、ＴＴＬなどの高山される。このような
方式をとることＫよυ、低速の画像メモリを見かけ上高
速に利用することができる。しかし、このような従来の
方式には次のような欠点があった。
１回変化する。そのため画像メモリの各モジュールは４
０Ｘ１６＝６４０ナノ秒に１回読み出されればよい。１
６個のメモリモジュールから読み出された１６６画素の
データけＣＭＬ、ＴＴＬなどの高山される。このような
方式をとることＫよυ、低速の画像メモリを見かけ上高
速に利用することができる。しかし、このような従来の
方式には次のような欠点があった。
成る種の画像処理の応用では例えば２０４８Ｘ２０４８
画素のような、大容量の画像メモリを使用する。そして
この画像の任意の一部を表示したい場合が多い。第３図
にその例を示す。２０４８Ｘ２０４８画素の内５１２Ｘ
５１２の部分画像６ 、１０２４Ｘ１０２４の部分画像
７１画面全体８を自由に表示したい。
画素のような、大容量の画像メモリを使用する。そして
この画像の任意の一部を表示したい場合が多い。第３図
にその例を示す。２０４８Ｘ２０４８画素の内５１２Ｘ
５１２の部分画像６ 、１０２４Ｘ１０２４の部分画像
７１画面全体８を自由に表示したい。
表示装置が５１２Ｘ５１２画素の性能の場合１部分画像
６は従来の方式で表示できる。しかし１部分画像７は画
素を１／２倍に間引いて１画面全体８は１／４に間引い
て表示することになる。第４図（ａ）に１／４倍に間引
かれたときの表示される各画素と従来のメモリアクセス
方式によった場合のメモリモシー−ルの対応を示す。こ
のとき１６個のメモリモジュールの内、 ０．４．８．
１２番の４個のみが繰り返し使われ、その他は使用され
ない。これら４個のメモリモジュールは、そのため４０
Ｘ４＝１６０ナノ秒毎にアクセスされるととＫな、！Ｄ
、２００＋ノ秒のサイクルタイムのメモリでは実現でき
ない。第４図（ｂ）に１／３倍に間引かれたときの同じ
く表示画素とメモリモジー−ルの対応を示す。この場合
には、各メモリモジュール毎のアクセス周期は１６画素
毎であるが、アクセスの順序が狂っているために、従来
のメモリ構成ではやけシ間引かれた画像を表示すること
ができない。
６は従来の方式で表示できる。しかし１部分画像７は画
素を１／２倍に間引いて１画面全体８は１／４に間引い
て表示することになる。第４図（ａ）に１／４倍に間引
かれたときの表示される各画素と従来のメモリアクセス
方式によった場合のメモリモシー−ルの対応を示す。こ
のとき１６個のメモリモジュールの内、 ０．４．８．
１２番の４個のみが繰り返し使われ、その他は使用され
ない。これら４個のメモリモジュールは、そのため４０
Ｘ４＝１６０ナノ秒毎にアクセスされるととＫな、！Ｄ
、２００＋ノ秒のサイクルタイムのメモリでは実現でき
ない。第４図（ｂ）に１／３倍に間引かれたときの同じ
く表示画素とメモリモジー−ルの対応を示す。この場合
には、各メモリモジュール毎のアクセス周期は１６画素
毎であるが、アクセスの順序が狂っているために、従来
のメモリ構成ではやけシ間引かれた画像を表示すること
ができない。
本発明の目的は上記の欠点を除き１画素を間引いて表示
する場合にもインクリープが保証される画像メモリを提
供することｌＣする。
する場合にもインクリープが保証される画像メモリを提
供することｌＣする。
本発明によると、２の九乗（ｎけ自然数）個のメモリモ
ジー−ルによシインタリープを行い表示をする画像メモ
リの各メモリモジュールについて。
ジー−ルによシインタリープを行い表示をする画像メモ
リの各メモリモジュールについて。
アドレス換算器を付加することＫよ！＞ 、’ １／Ｗ
Ｌ （−は奇数）倍の間引かれた画像も同一の構成でイ
ンクリーブを行って表示し、低速なメモリ素子を見かけ
上高速忙アクセスすることが可能になる。
Ｌ （−は奇数）倍の間引かれた画像も同一の構成でイ
ンクリーブを行って表示し、低速なメモリ素子を見かけ
上高速忙アクセスすることが可能になる。
次に本発明の原理を図面を参照しながら説明する。画像
メモリは通常第１図に示したように９画素のアドレスの
上位のビットをモジエール内のアドレスに、下紙のビッ
トをモジュールの選択に利用するためｌＣ２のル乗（ｎ
は自然数）のメモリモジー−ルで構成する。そのため、
第４図（ａ）に示したように、１．／ｌ（ｌは偶数）で
間引く場合には。
メモリは通常第１図に示したように９画素のアドレスの
上位のビットをモジエール内のアドレスに、下紙のビッ
トをモジュールの選択に利用するためｌＣ２のル乗（ｎ
は自然数）のメモリモジー−ルで構成する。そのため、
第４図（ａ）に示したように、１．／ｌ（ｌは偶数）で
間引く場合には。
全部のモジー−ルが利用されないととになり、各モジュ
ールについてアクセス周期が短くなる。しかし、第４図
（ｂ） ｌ／ｌ：示したように１／ｆｉ（−は奇数）で
間引く場合には、２ｎとｍが互いに素であるために、全
てのメモリモジュールが利用され、各モジュールのアク
セス周期は２ｎ （例では１６）のまクリープして１間
引かれた画像を表示することができる。第５図に第４図
（ｂ）の１／３の場合の各表示位Ｒでのモジー−ル内ア
ドレスを示す。更に１１５．１／７を含めたときの表示
位置とメモリモジー−ル番号の関係を第６図に、このと
きのモジュール番号ト、モジーール内アドレスの関係を
第７図に示した。
ールについてアクセス周期が短くなる。しかし、第４図
（ｂ） ｌ／ｌ：示したように１／ｆｉ（−は奇数）で
間引く場合には、２ｎとｍが互いに素であるために、全
てのメモリモジュールが利用され、各モジュールのアク
セス周期は２ｎ （例では１６）のまクリープして１間
引かれた画像を表示することができる。第５図に第４図
（ｂ）の１／３の場合の各表示位Ｒでのモジー−ル内ア
ドレスを示す。更に１１５．１／７を含めたときの表示
位置とメモリモジー−ル番号の関係を第６図に、このと
きのモジュール番号ト、モジーール内アドレスの関係を
第７図に示した。
これは次のようＫまとめることができる。一般Ｋｌ／乱
倍の表示のときは第（ａ＋１）回目（ａ＝０゜１．２．
・・・）のアクセスでは、各モジエール内のアドレス（
７ＦＬａ＋ｊｃ）がアクセスされ、°には第７図に示さ
れる値をとる（ｋ＝ｏ、ｔ、・・・、−−１）、またａ
は第１図の上位ビット５の示す値である。
倍の表示のときは第（ａ＋１）回目（ａ＝０゜１．２．
・・・）のアクセスでは、各モジエール内のアドレス（
７ＦＬａ＋ｊｃ）がアクセスされ、°には第７図に示さ
れる値をとる（ｋ＝ｏ、ｔ、・・・、−−１）、またａ
は第１図の上位ビット５の示す値である。
第８図はこのようなアドレシングを実現する本発明の画
像メモリの一構成例を示すブロック図である。アドレス
発生器ｌによシ発生された画素アドレスの下４ビット４
はモジュールアドレス発生器９１Ｃ入力される。モジエ
ールアドレス発生器９は倍率ｍに従って、第６図に示し
たｊ＠序でモジー−ルアドレスを信号線１１に発生する
。モジュールアドレス発生器９は簡単にはルックアップ
チーグルであって、第６図の各行の値を持っており。
像メモリの一構成例を示すブロック図である。アドレス
発生器ｌによシ発生された画素アドレスの下４ビット４
はモジュールアドレス発生器９１Ｃ入力される。モジエ
ールアドレス発生器９は倍率ｍに従って、第６図に示し
たｊ＠序でモジー−ルアドレスを信号線１１に発生する
。モジュールアドレス発生器９は簡単にはルックアップ
チーグルであって、第６図の各行の値を持っており。
表示位置の下位ビットの値に対するモジー−ル番号を信
号線１１に出力する。ルックアップテーブルの内容は２
倍率ｍによって異なるが１本発明が汎用の電子計算機な
どに接続されて利用される場合は、計算機からこの内容
を適宜書き換えて表示を行う。一方、アドレス発生器Ｉ
Ｋよシ発生された画素アドレスの上位ビット５は、ベー
スアドレス発生器１０１Ｃよシ、公知の方法により上記
の倍率ｍと上位ビット５の示す位ａを乗算した結果Ｗｔ
３を信号線１２に出力する。アドレス換算器群２００〜
２１５けそれぞれメモリモジュール１００〜１１５に対
応するもので、信号線１２上のベースアドレスｍ ａ、
！：第７図に示される。各モジ瓢−ル毎のｋの値を加算
して各モジエール内でアクセスされるアドレス（ｔＪ％
ａ＋４）をメモリモジー−ル１ｏ。
号線１１に出力する。ルックアップテーブルの内容は２
倍率ｍによって異なるが１本発明が汎用の電子計算機な
どに接続されて利用される場合は、計算機からこの内容
を適宜書き換えて表示を行う。一方、アドレス発生器Ｉ
Ｋよシ発生された画素アドレスの上位ビット５は、ベー
スアドレス発生器１０１Ｃよシ、公知の方法により上記
の倍率ｍと上位ビット５の示す位ａを乗算した結果Ｗｔ
３を信号線１２に出力する。アドレス換算器群２００〜
２１５けそれぞれメモリモジュール１００〜１１５に対
応するもので、信号線１２上のベースアドレスｍ ａ、
！：第７図に示される。各モジ瓢−ル毎のｋの値を加算
して各モジエール内でアクセスされるアドレス（ｔＪ％
ａ＋４）をメモリモジー−ル１ｏ。
〜１１５１Ｃ与えるものである。各にの値は２倍率気に
よυ異なるが、上記と同様に計算機から、各アドレス換
算器ＩＣｋの値を与えてやるとと、によシ。
よυ異なるが、上記と同様に計算機から、各アドレス換
算器ＩＣｋの値を与えてやるとと、によシ。
各アドレス換算器２’ＯＯ〜２１５はｋを置数するレジ
スタと、加算器により容易に構成することができる。
スタと、加算器により容易に構成することができる。
以上に説明したようにｅｌｃｓ図に示した実施例の構成
の画像メモリを利用することによシ、１／−（乳は奇数
）の間引き表示を行う場合でも各メモリモジュール九対
しては、常に：４０Ｘ１６＝６４０サノ１秒のサイクル
タイムで、アクセスする画像表示を実現することができ
る。
の画像メモリを利用することによシ、１／−（乳は奇数
）の間引き表示を行う場合でも各メモリモジュール九対
しては、常に：４０Ｘ１６＝６４０サノ１秒のサイクル
タイムで、アクセスする画像表示を実現することができ
る。
尚、上述の説明では１例として、ｒＬ＝４．ＭＯＳメモ
リのサイクルタイムｔ、＝２００チノ秒、各画素の表示
レー） ｔ、＝４０ｆノ秒として説明したが、これは１
本発明の原理かられかるように、 ｔ、＜ｔ。
リのサイクルタイムｔ、＝２００チノ秒、各画素の表示
レー） ｔ、＝４０ｆノ秒として説明したが、これは１
本発明の原理かられかるように、 ｔ、＜ｔ。
でありｔ、×２°≧ｔ、の１条件をみたせば、いつも本
発明の画像メモリを用いることができる。
発明の画像メモリを用いることができる。
第１図は従来の画像メモリの構成の説明をするためのグ
ロック図、ｌｌｃＺ図は従来のインクリープ方式を用い
た場合のメモリモジー−ルのアクセスされる順序の説明
図、第３図は画像メモリと表示範囲の関係の説明図、第
４図（ａ） （ｂ）は従来の画像メモリを用いて間引き
表示を行った場合のメモリモジー−ルのアクセスされる
順序の説明図＃第５図から第７図は本発明の詳細な説明
図、第８図は本発明の一実施例を示すブロック図である
。 なお２図において、１はアドレス発生器、３け並列／直
列変換回路、９はモジュールアドレス発生器、１０はベ
ースアドレス発生器、１００〜１１５はメモリモジ瓢−
ル、２００〜２１５はアドレス換算器である。 第１図 第 ３ 図 第５図 第 ６ 図 第７図 第８図
ロック図、ｌｌｃＺ図は従来のインクリープ方式を用い
た場合のメモリモジー−ルのアクセスされる順序の説明
図、第３図は画像メモリと表示範囲の関係の説明図、第
４図（ａ） （ｂ）は従来の画像メモリを用いて間引き
表示を行った場合のメモリモジー−ルのアクセスされる
順序の説明図＃第５図から第７図は本発明の詳細な説明
図、第８図は本発明の一実施例を示すブロック図である
。 なお２図において、１はアドレス発生器、３け並列／直
列変換回路、９はモジュールアドレス発生器、１０はベ
ースアドレス発生器、１００〜１１５はメモリモジ瓢−
ル、２００〜２１５はアドレス換算器である。 第１図 第 ３ 図 第５図 第 ６ 図 第７図 第８図
Claims (1)
- １．２の九乗（ｎは自然数）個のメモリモジュールに記
憶されて腫る画像をＸ／ＷＬ（＝ａは奇数）倍の倍率Ｋ
１１ｌｉｉ素を間引いてアクセスする場合に、アクセス
される画素のアドレスを発生するアドレス発生器と、該
アドレスの下位ビットの値と前記倍率により前記メモリ
モジニールから並列知読み出される画素データの順序を
決定するモジー−ルアドレス発生器と、前記アドレス発
生器の発生したアドレスの上位ビットの値と前記倍率と
から、ベースアドレスを発生するベースアドレス発生器
と、該ベースアドレス発生器から出力されるベースアド
レスと前記倍率とから前記メモリモジー−ル内のアクセ
スされるアドレスを決定する複数のアドレス換算器と、
前記メモリモジー−ルから並列に読み出される画素値を
前記モジー−ルアドレス発生器の発生するモジー−ルア
ドレスによシ直列に変換する並列／直列変換回路とから
成勺、インクリープを行って前記メモリモジニールをア
クセスすることにより、低速なメモリ素子を見かけ上高
速にアクセスすることを特徴とする画像メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57123871A JPS5915285A (ja) | 1982-07-16 | 1982-07-16 | 画像メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57123871A JPS5915285A (ja) | 1982-07-16 | 1982-07-16 | 画像メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5915285A true JPS5915285A (ja) | 1984-01-26 |
Family
ID=14871436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57123871A Pending JPS5915285A (ja) | 1982-07-16 | 1982-07-16 | 画像メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5915285A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06175646A (ja) * | 1992-09-11 | 1994-06-24 | Internatl Business Mach Corp <Ibm> | グラフィックス・システム用フレーム・バッファおよびラスタ・プロセッサならびにピクセル変数のバッファリング方法 |
-
1982
- 1982-07-16 JP JP57123871A patent/JPS5915285A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06175646A (ja) * | 1992-09-11 | 1994-06-24 | Internatl Business Mach Corp <Ibm> | グラフィックス・システム用フレーム・バッファおよびラスタ・プロセッサならびにピクセル変数のバッファリング方法 |
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