JPH0134383B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、文字パターンメモリから読み出され
る文字ドツト表示信号を用いて横方向にＮ倍拡大
された文字を表示する文字拡大回路に関するもの
である。

近年、電子技術の急速な発達に伴なつて、各種
装置に文字表示が利用されている。そして、この
文字の表示に際しては、各種文字パターンをｎ×
ｍ個のドツトによつて表わす文字ドツト表示信号
が記憶されている文字パターンメモリを読み出
し、この文字パターンメモリから読み出された文
字ドツト表示信号を用いて目的とする文字をドツ
トの組み合せによつて表示している。この場合、
表示される文字の大きさは、ｎ×ｍ個のドツトに
よつて予め指定された規定のサイズとなる。

しかしながら、見出し部分等の様に強調したい
部分の文字表示に際しては、その文字サイズを他
の部分よりも横方向に拡大して表示したい場合が
生ずるが、上記構成に於いてはかかる拡大表示を
行なうことが出来なかつた。

この様な問題を解決するものとしては、文字パ
ターンメモリから読み出された文字ドツト表示信
号を中央演算処理装置に供給することにより、ソ
フト処理によつて拡大した文字ドツト表示信号に
変換して拡大文字の表示を行なうものがある。

しかしながら、この様な文字の拡大表示に於い
ては、その拡大処理がソフト処理によるものであ
る関係上、その処理時間が増大して拡大文字の表
示が迅速に行なえない。また、ソフト処理による
文字の拡大表示に際しては、構成が複雑でかつ高
価なものとなつてしまう等の問題を有している。

従つて、本発明による目的は、簡単な構成であ
りながら、横方向へ拡大した文字の表示が迅速に
行なえる文字拡大回路を提供することである。

この様な目的を達成するために本発明は、ｎ×
ｍ個のドツトによつて表わされる文字パターンの
横方向に沿う読み出し信号の各ビツトをそれぞれ
隣接する部分にＮ倍に増加させて出力することに
より、横方向にＮ倍拡大された文字を表示するも
のである。

以下、図面を用いて本発明による文字拡大回路
を詳細に説明する。

第１図は、本発明による文字拡大回路の一実施
例を示す回路図である。同図に於いて１は中央演
算処理装置であつて、アドレスバスABが接続さ
れるポート群P₁、インタラプトポート、リ
ード信号が出力されるポートP₂およびデータ
バスDBが接続されるポート群P₃とを有してい
る。２は縦と横が12×８のドツトマトリクスによ
つて表わされる各文字のドツトが文字ドツト表示
信号として記憶されている文字パターンメモリで
あつて、中央演算処理装置１からアドレスバス
ABを介して供給されるアドレス信号によつて、
読み出そうとする文字パターンが指定され、クロ
ツクパルスΦに同期して、ドツトマトリクスによ
つて表わされる文字パターンの文字ドツト表示信
号DSが横一列を単位とする８ビツトのパラレル
信号として順次出力される。３はアドレスバス
ADを介して供給されるアドレス信号ASをデコ
ードすることにより、文字パターンメモリ２およ
び後述する第１、第２レジスタ４，６用のアドレ
スイネーブル信号₁，₂，₃を発生するデ
コーダ、３ａはアドレスイネーブル信号₁を反
転することにより正論理として文字パターンメモ
リ２に供給するインバータ、４は文字パターンメ
モリ２の８ビツト並列出力信号を保持し、中央演
算処理装置１の指示にしたがつてその保持信号を
データバスDBに出力する第１シフトレジスタ、
５は文字パターンメモリ２から送出される８ビツ
トの出力信号を入力とし、この各ビツト信号の隣
接する部分に同一内容のビツト信号を増設して入
力ビツト数に対して２倍のビツト数を有する16ビ
ツト信号を出力する変換回路であつて、変換テー
ブルが記憶されたメモリによつて構成されてい
る。６は変換回路５の出力信号を保持し、かつ中
央演算処理装置１の指示により、その保持信号を
データバスDBに出力する第２レジスタ、７はデ
コーダ３から出力されるアドレスイネーブル信号
AF₂とリード信号との一致を検出して第１レ
ジスタをイネーブルするオアゲート、８はデコー
ダ３から発生されるアドレスイネーブル信号₃
とリード信号の一致を検出して第２レジスタ
６をイネーブルするオアゲートである。

この様に構成された文字拡大回路に於いて、中
央演算処理装置１がアドレスバスABに、表示し
ようとする文字に対応したアドレス信号ASを第
２図ａに示す様に出力すると、デコーダ３がこの
アドレス信号ASをデコードすることによりアド
レスイネーブル信号₁を発生し、インバータ３
ａに於いて反転した後に第２図ｂに示すアドレス
イネーブル信号₁として文字パターンメモリ２
をイネーブルする。文字パターンメモリ２は、ア
ドレスイネーブル信号₁が供給されると、読み
出し準備が完了したことを示すデータバリツド信
号を第２図ｃに示す様に発生して中央演算処
理装置１のインタラプトポートに供給する。
そして、この中央演算処理装置１はデータバリツ
ド信号によつて文字パターンメモリ２の読み
出し内容を表示するためのインタラプトモードと
なつている。

ここで、バリツド信号が“Ｌ”の期間に於
いてアドレスイネーブル信号₁が“Ｌ”になる
と、文字パターンメモリ２はアドレス信号ASに
よつて先に表示されたメモリエリアの読み出しが
クロツクパルスΦに同期して順次実行される。こ
の場合、アドレス信号ASによつて指定されたメ
モリエリアには、12×８ドツトのドツトマトリク
スによつて表わされる文字の文字ドツト表示信号
が記憶されており、第２図ｄに示すクロツクパル
スΦが供給される毎に横一列単位の８ビツト信号
が第２図ｅに示す様に文字ドツト表示信号DSと
して順次読み出されることになる。つまり、縦方
向は12ドツトによつて構成されている関係上、８
ビツト単位の信号が12回読み出されることによつ
て１文字分の文字ドツト表示信号DSの読み出し
が完了する。そして、１文字分の読み出しが完了
すると、バリツド信号が“Ｈ”に反転して読
み出し動作の終了を中央演算処理装置１に知らせ
る。この様にして文字パターンメモリ２から読み
出された文字ドツト表示信号DSの一部は、第１
レジスタ４に順次供給されて保持されている。ま
た、文字パターンメモリ２から読み出された文字
ドツト表示信号DSの一部は変換回路５に供給さ
れている。ここで、変換回路５は入力信号の各ビ
ツト信号を２倍に増加して出力する変換を行なつ
ている。つまり“00100010”なる８ビツトの信号
が供給されると、“0000110000001100”なる16ビ
ツトの信号として出力することになる。そして、
この変換回路５は文字パターンメモリ２から読み
出される８ビツトの文字ドツト表示信号DSによ
つてアドレスされるメモリによつて構成されてお
り、各アドレスによつて指定されたメモリエリア
に予め書き込まれている２倍拡大のための16ビツ
トデータが読み出されることによつて変換処理が
行なわれる。そして、この変換回路５に於いて変
換された出力信号は、16ビツト構成による第２レ
ジスタ６に順次供給されて保持される。

ここで中央演算処理装置１に対して通常モード
の文字表示が指示されると、第１レジスタ４を指
定するアドレス信号ASが発生され、これに伴な
つてデコーダ３からアドレスイネーブル信号₂
が発生される。また、中央演算処理装置１はポー
トP₂からクロツク信号中に同期してリード信号
RDを発生するために、オアゲート７の出力信号
が“Ｌ”となつて第１レジスタ４がイネーブルさ
れることにより、文字パターンメモリ２から出力
される８ビツト単位の文字ドツト表示信号DSが
中央演算処理装置１の処理タイミングに合せられ
て順次送り出されることになる。そして、８ビツ
ト単位による文字ドツト表示信号DSの送り出し
が12回行なわれると、第３図に示す12×８ドツト
構成による文字が表示される。

次に、横方向への拡大表示を指示すると、中央
演算処理装置１から第２レジスタ６を指定するア
ドレス信号ASが発生され、これに伴なつてデコ
ーダ３からアドレスイネーブル信号₃が発生さ
れる。また、中央演算処理装置１はポートP₂か
らクロツクパルスΦに同期したリード信号を
発生するために、オアゲート８の出力信号が
“Ｌ”となつて第２レジスタ６がイネーブルされ
ることにより、変換回路５から供給されるビツト
数が２倍に拡大された16ビツト単位の文字ドツト
表示信号DSが中央演算処理装置１の処理タイミ
ングに合せられて順次送り出されることになる。
そして、16ビツト単位の文字ドツト表示信号DS
の送り出しが12回行なわれると、第４図に示す12
×16ドツト構成による横方向へ２倍に拡大された
文字が表示される。

なお、上記実施例に於いては、８ビツトの入力
信号を16ビツトに拡大する変換回路を用いた場合
についてのみ説明したが、Ｎ倍に拡大する変換回
路を用いれば横方向にＮ倍に拡大された文字が表
示されることになる。

以上説明した様に、本発明によれば従来の様に
ソフト処理を行なうことなく、ハード処理によつ
て表示文字を横方向に拡大することが出来るため
に、構成が簡略化されるとともに、拡大表示のた
めの処理が迅速になる等の種々優れた効果を有す
る。

【図面の簡単な説明】

第１図は本発明による文字拡大回路の一実施例
を示す回路図、第２図ａ〜ｅは第１図に示す回路
の各部動作波形図、第３図、第４図は標準文字と
横方向２倍の拡大文字を示す図である。 １……中央演算処理装置、２……文字パターン
メモリ、３……デコーダ、４，６……第１第２レ
ジスタ、５……変換回路、７，８……オアゲー
ト。

Claims (1)

【特許請求の範囲】
1. １ ドツトマトリクスによつて表される各種文字
   パターンが文字ドツト表示信号として記憶されて
   いると共に、外部から供給されるアドレス信号に
   よつて選択された文字パターンが、表示ドツトマ
   トリクスの横一列単位に文字ドツト表示信号とし
   て読み出される文字パターンメモリと、前記文字
   パターンメモリから出力される文字ドツト表示信
   号を保持する第１デコーダと、前記文字パターン
   メモリから出力される文字ドツト表示信号を入力
   とし、各文字ドツト表示信号の隣接部分に同一信
   号をＮ個増設して出力する変換部と、前記変換部
   の出力を保持する第２レジスタと、前記文字パタ
   ーンメモリに供給されるアドレス信号を変換する
   ことにより、前記文字パターンメモリ用のアドレ
   スイネーブル信号および第１、第２アドレスイネ
   ーブル信号を出力するデコーダと、前記デコーダ
   から出力される各第１、第２アドレスイネーブル
   信号と外部から供給されるリード信号との一致を
   それぞれ求めて前記各第１、第２レジスタに第
   １、第２レジスタ用アドレスイネーブル信号とし
   て供給するゲート回路とを設け、前記第１、第２
   レジスタから選択出力される文字ドツト表示信号
   を表示部に供給することにより、アドレス信号に
   よつて指定された文字パターンをアドレス信号に
   よつて指定される標準または横方向にＮ倍に拡大
   した文字として表示することを特徴とする文字拡
   大回路。