JPH0375798A - 波形表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、計測器等の波形表示装置において、波形表示
データのメモリクリアの高速化に関するものである。

〈従来の技術〉 ディジタル・オシロスコープやＦＦＴアナライザ等の信
号解析用計測器では時間軸波形や周波数軸波形を高速に
表示することが必要である。波形表示用ＣＲＴには、ベ
クタスキャン形とラスメスキャン形とがあるが、計測器
自体のコストダウンを考え・ると、安価なラスメスキャ
ン形ＣＲＴと画像メモリを用いて高速波形表示すること
が望ましい、この場合、ドツト発生の従来技術としてａ
、汎用ＣＲＴＣの使用 す、ＤＤＡ方式（傾き積算方式） があげられるが、ａは高速化に不適であり、ｂは回路規
模が大きく複雑になる等の欠点がある。

上記の問題を解決するために、同一出願人による特願昭
６２−２８９０８４に係る先行技術では非常に簡単な回
路でドツト発生を実現している。

第５図はこのような波形表示装置を示す構成ブロック図
である。１は本装置全体の制御や波形表示のためにドツ
ト発生回路２へのコマンド出力を行うＣＰＵ、２はＣＰ
ＵＩから開始点および停止点の座標値を入力して高速な
ドツト発生を行うドツト発生回路、３はＣＲＴの垂直、
水平帰線信号の発生と表示のために画像メモリ５に対し
て読出しアドレスの発生を行うＣＲＴコントローラ、４
はＣＲＴコントローラ３からの読出しアクセスとドツト
発生回路２からの書込みアクセスの調停を行うアービタ
、５はＣＲＴの表示ドツトに１対１に対応したメモリを
持ち、アービタ４の出力で読出しアクセスされる２ボー
トのＤＲＡＭ　（グイナミック・ランダムアクセス・メ
モリ〉からなる画像メモリ（フレームメモリ）、６は画
像メモリ５の並列出力を直列に変換してＣＲＴ７へのビ
デオ信号を発生する並列／直列変換器である。

第６図は第５図におけるドツト発生回路２の構成を示す
構成ブロック図である。計測器における波形表示は、時
間軸波形や周波数軸波形の場合、一般にＸ軸の単調増加
する各点に対してＹ軸の値が与えられる場合が多いこと
から、本装置では、７輪の値が次々と与えられるときに
その間を高速に垂直補間するようにドツト発生回路を構
成している。２１はＣＰＵＩからＹ軸線点座標データを
入力し格納するＹ軸杵点レジスタ、２２はＣＰＵ１から
Ｙ軸始点座椋データを入力し比較器２４の出力により決
まる（ｕｐまたはｄ　ｏ　ｗ　ｎ　）方向にドツトクロ
ックＣＬＫを計数するＹ’ＦＩ［Ｉｕｐ／ｄ。

ｗｎカウンタ、２３はＸ軸始点座標データを入力し比較
器２４の一致出力により計数値を１増加させるＸ＃ｉカ
ウンタ、２７はＣＰＵからのドツト発生コマンドでセッ
トされ比較器２４の一致出力によりリセットされるコマ
ンドレジスタ、２８はこのコマンドレジスタ２７の出力
によりドツト発生用クロックＣＬＫを制御するゲート回
路、２４はＹ＠終点レジスタ２１とＹ軸ｕ　ｐ　／　ｄ
　ｏ　ｗ　ｎカウンタ２２の値を比較する比較器、２６
はＸ軸カウンタ２３およびＹ軸ｕｐ　／　ｄ　ｏ　ｗ　
ｎカウンタ２２の値から対応するドツトのメモリアドレ
スとデータの値を求めるＸＹアドレス変換回路、２５は
画像メモリ５のチップを選択するチップビット選択回路
である。

上記のような構成のドツト発生回路２の動作を次に説明
する。ＣＰＵＩからＹ軸線点レジスタ２１にＹ軸線点座
標データが入力され、Ｙ軸ｕｐ／ｄ　ｏ　ｗ　ｎカウン
タ２２にＹ軸始点座標データが入力され、Ｘ軸カウンタ
２３にＸ軸始点座凛データが入力され、コマンドレジス
タ２７がドツト発生コマンドでセットされると、コマン
ドレジスタ２７の出力によりゲート２８が開いてクロッ
クをＹ軸ｕ　ｐ　／　ｄ　ｏ　ｗ　ｎカウンタ２２が計
数する。比較器２４の出力により、レジスタ２１の値〈
Ｙ軸線点座標データ）がカウンタ２２の値（Ｙ軸始点座
標データ）よりも大きい場合はｕｐカウントをし、逆の
場合はｄ　ｏ　ｗ　ｎカウントを行う、このときのカウ
ンタ２２の出力は最初始点を示し、以後終点まで発生す
るドツトのＹアドレスを示す、カウンタ２２がＹレジス
タ２１の終点値に達すると、比較器２４の一致出力によ
りＸ軸カウンタ２３が１増加（カウント・アップ）し、
コマンドレジスタ２７をリセットし、カウンタ２２の計
数が停止する。新しいＸ軸座標値に対応して次のＹ軸線
点座標データがＣＰＵＩからレジスタ２１に与えられる
と、カウンタ２２に保持されている値〈前回のＹ軸終点
座原データ〉を新たな始点データとして終点までドツト
を発生し、前回同様の動作を繰返す、ＸＹアドレス変換
回＃Ｉ２６から出力されるメモリアドレスとデータに対
応してアービタ４を介し画像メモリ５に書込まれる。第
７図は上記のような装置によって実現された波形表示の
一例を示す説明図で、黒丸はＣＰＵにより指定されたド
ツトを示し、白丸は上記のドツト発生回路で発生された
補間ドツトを示す。

第８図は上記装置におけるフレームメモリ（画像メモリ
）のプレーン分割例を示す、１つのメモリ・チップには
１つのプレーンが対応しており、各プレーンにはそれぞ
れ波形、グリッド（軸）。

文字等が割当てられる０例えば第８図のメモリチップ５
１には波形ブレーンＰＯを形成する波形表示データが書
込まれ、メモリチップ５２にはグリッドプレーンＰ１を
形成するＸ軸、Ｙ軸等の表示データが書込まれる。上記
各チップを選択して書込み、ＣＲＴ転送、クリア動作等
が行われる。

このような構成の波形表示装置によれば、ＣＰＵにおけ
る操作は非常に簡単なものとなり、簡単な構成のドツト
発生回路により高速動作が可能となる。

〈発明が解決しようとする課題〉 しかしながら、上記のような波形描画装置ではフレーム
メモリのクリアと表示データの書込み・転送が繰返され
るが、例えば波形プレーンＰＯのみをクリアする時にも
メモリチップ５１の全メモリセル（第８図では各チップ
ごとに２５６Ｘ２５６）をアクセスする必要があるため
、クリア速度がパフォーマンスネックとなることがある
。

本発明は上記のような問題点を解決するためになされた
もので、フレームメモリ内データのクリア速度の高速化
が図られた計測用波形表示装置を実現することを目的と
する。

〈課題を解決するための手段〉 本発明はドツト発生回路のアドレス出力に基づいて画像
メモリに書込まれた内容をラスタスキャン方式で表示す
る波形表示装置に係るもので、その特徴とするところは
画像メモリを構成しそれぞれが同一アドレス領域に対応
する複数のプレーンに分割して使用される複数の画像メ
モリ・チップと、アクセスモード切換信号およびドツト
発生回路から出力されるＸ軸アドレス出力の少なくとも
ＭＳＢを含む上位ビットに対応して前記画像メモリ・チ
・ツブのいずれかを選択するチップ選択回路と、前記ド
ツト発生回路から出力されるＸ軸アドレス出力およびＹ
軸アドレス出力のうちＸ軸アドレス出力の少なくともＭ
ＳＢを含む前記上位ビットをメモリプレーン選択信号に
対応する信号で置換えて画像メモリに出力するＸＹアド
レス変換回路と、前記画像メモリ・チップの切換タイミ
ングを発生するカウンタと、このカウンタ出力に基づい
て前記画像メモリ・チップのいずれかを選択してデータ
出力を表示装置へ転送する転送データセレクタとを備え
、クリアモードにおいてプレーンごとに複数の画像メモ
リ・チップの同一アドレスが同時にアクセスされるよう
に構成した点にある。

〈作用〉 各画像メモリ・チップの同一プレーンに属する部分は同
一アドレス領域に割当てられており、クリアモードにお
いてこれらの領域を同時にアクセスすることができるの
で、各プレーンをクリアする時間が短縮できる。

〈実施例〉 以下本発明を図面を用いて詳しく説明する。

第１図は本発明に係る波形表示装置の一実施例を示す構
成ブロック図である。第６図のドツト発生回路２におい
てＸＹアドレス変換回路以外の部分は同じ構成のものを
用いるものとする。第６図と同じ部分は同一の記号を付
して説明を省略する。

２７は８ビツトＹカウンタ２２の８ビツト出力および８
ビツトＸカウンタ２３の下位７ビツト出力を入力してメ
モリアドレス出力を発生するＸＹアドレス変換回路、５
１．５２はＸＹアドレス変換回路２７の出力によりアド
レス指定される＃０゜＃１のフレームメモリチップ、２
８はＸカウンタ２３のＭＳＢ出力（Ｘ７）、メモリプレ
ーン選択信号およびアクセスモード切換信号を入力して
フレームメモリチップ選択信号を発生するチップ選択回
路、３０は転送時にフレームメモリチップ５１．５２の
いずれかを選択する転送データセレクタ、２９はＸカウ
ンタ２３の下位７ビツトを初期値としてカウントアツプ
する７ビツトカウンタ、３２はＸカウンタ２９のキャリ
アウド信号を入力しその・出力が転送データセレクタ３
０の選択制御入力となるフリップフロップ回路（以下Ｆ
Ｆ回路と呼ぶ）、３１は７ビツトカウンタ２９がキャリ
アウト信号を出す３カウント前にタイミング出力をチッ
プ選択回路２８に入力するデコーダである。

フレームメモリチップ５１，５２．７ビツトカウンタ２
９は共通の転送用クロックで駆動される。

第２図は第１図のＸＹアドレス変換回路２７の詳細を示
す回路図である。３３はメモリプレーン選択信号により
１またはＯを出力するセレクタ、３４はアクセスモード
切換信号に応じてメモリプレーン選択信号またはセレク
タ３３の出力を選択するモード切換セレクタ、３５はア
クセスモード切換信号を遅延させるデイレイライン、３
６はデイレイライン３５の出力によりモード切換セレク
タ３４からの出力を保持するＦＦ回路、３７はＸカウン
タ２３のＸＯ〜Ｘ６出力をＡＯ〜Ａ６人力とし、モード
切換セレクタ３４の出力をＸＭＳＢとしてＡ７人力とし
、８０〜８６人力を０（コモンレベル）、ＦＦ回路３６
の出力を８７人力とするＸセレクタ、４３はＹカウンタ
２２のＹＯ〜Ｙ７出力をデイレイライン３５の出力タイ
ミングで保持するＦＦ回路、４４はＹカウンタ２２のＹ
Ｏ〜Ｙ７出力をＡＯ〜Ａ７人力とし、ＦＦ回路４３の出
力を８０〜８７人力とするＹセレクタ、４５はロウ／カ
ラム切換信号によりＸセレクタ３７出力またはＹセレク
タ４４出力を選択してフレームメモリ５１．５２へのア
ドレス出力とするロウ／カラム切換セレクタ、３８はア
クセスモード切換信号によりセヅトされるＦＦ回路、４
０はＦＦ回路３８出力により転送りロックを通過させる
ゲート回路、３９はＸカウンタのＸｏ−Ｘ６出力に３を
加算する加算器、４１は加算器３．９の出力をロードし
た後ゲート回路４０の出力クロックを計数してそのキャ
リアウド（ＣＯ）信号でＸセレクタ３７およびＹセレク
タ４４を切換えるとともにＦＦ回路３８をクリアするカ
ウンタ、４２はカウンタ４１のキャリアウド信号を遅延
させ、その出力でカウンタ４１をリセットするデイレイ
ラインである。

上記構成の装置の動作を次に説明する。

第３図は上記装置におけるフレームメモリ５の分割例を
示す説明図である。すなわちフレームメモリチップ５１
．５２をそれぞれＰＯプレーンとＰ１プレーンの２つに
分割し、クリア動作のときに２つのメモリチップ５１．
５２を同時にアクセスすることにより、クリア実行速度
を従来の半分にするものである０例えばプレーン０（Ｐ
Ｏ）のデータを全部クリアするときは、フレームメモリ
チップ５１．５２のＸアドレス０〜１２７の範囲（図の
左半分）でアクセスするだけでよく、プレーン１　（Ｐ
ｉ）のデータを全部クリアするときは、フレームメモリ
チップ５１．５２のＸアドレス１２８〜２５５の範囲（
図の右半分）でアクセスするだけでよい、ただし第３図
の各メモリ・チップのＸ軸には各プレーンにおけるＸカ
ウンタのアドレス値が示されている。

またメモリアクセスモードには通常のメモリアクセスモ
ード、クリアモード、転送モードの３種類があり、アク
セスモード切換信号は前２者と後者の間で選択する。ロ
ウ／カラム切換信号はロウ／カラム切換セレクタ４５の
Ｘ軸（カラム）アドレスとＹ軸（ロウ）アドレスの選択
を行う、メモリプレーン選択信号は各メモリ・チップ５
１．５２においてアクセスすべきプレーンを指定する。

以下各メモリアクセスモードごとに動作を説明する。

（ａ）通常のメモリアクセスモード フレームメモリに書込む場合で、第２図においてアクセ
スモード切換信号によりモード切換セレクタ３４はセレ
クタ３３出力側を選択し、セレクタ３３はメモリプレー
ン選択信号に対応した信号を出力する。すなわちメモリ
プレーンＰＯが選択されているときは、セレクタ３３出
力のＯがＸセレクタ３７のＡ７人力となり、メモリプレ
ーンＰ１が選択されているときは、セレクタ３３出力の
１がＸセレクタ３７のＡ７人力となる。Ｘセレクタ３７
はこのモードではＡＩＩＩを選択しているので、上記の
Ａ７人力とＸカウンタ２３の下位アドレスＡＯ〜Ａ６は
そのまま通過してロウ／カラム切換セレク・り４５を介
してフレームメモリのＸ軸アドレス入力となる。またＹ
カウンタのＹＯ〜Ｙ７出力もＹセレクタがＡ側を選択し
ているのでそのまま通過し、ロウ／カラム切換セレクタ
４５を介してフレームメモリのＹ軸アドレス入力となる
。第１図において、チップ選択回路２８はＸカウンタ２
３のＸ７出力すなわちＸＭＳＢによりフレームメモリチ
ップ５１．５２のいずれかを選択する。

すなわち、ＸＭＳＢがＯのときはフレームメモリチップ
５１を選択し、ＸＭＳＢが１のときはフレームメモリチ
ップ５２を選択する。

（ｂ）クリアモード クリアモードではチップ選択回路２８が２つのフレーム
メモリチップ５１．５２の両方を選択する。その他の動
作は、０を書込む以外は上記（ａ）の場合と同様である
。

（ｃ）転送モード フレームメモリ５の表示データをＣＲＴ７へ転送する転
送モードの場合は上記（ａ）（ｂ）と動作が異なる。第
４図は上記装置の転送モード時の動作を示すタイムチャ
ートである。２ボートのＤＲＡＭの転送では、転送開始
点の初期アドレスを最初に与えておくと、自動的に転送
を行うことができる０本装置では各メモリチップにおい
て、１つのロウアドレス（Ｙカウンタ値）におけるデー
タを２分割しているので、カラムアドレス（Ｘ値）のチ
ップ切換わり点で、メモリチップを切換える必要がある
。この切換タイミングはカウンタ２９゜４１で転送りロ
ックを計数することにより得られる。

転送モードでは、まずメモリチップ５１にＸ。

Ｙカウンタ２３．２２から初期アドレス（例えば第３図
のメモリセルａ）が与えられて転送スタートする。この
ときのＸＭＳＢには、モード切換セレクタ３４の選択に
よりメモリプレーン選択信号が用いられる。メモリチッ
プ切換時にメモリチップ５２にもセルアドレスを与える
ために、このときＦＦ回路３６．４３にそれぞれＸＭＳ
ＢとＹアドレスを保持しておく、なおチップ５２におけ
るＸ初期アドレスは各プレーンとも、基準点（Ｘカウン
タ・の値では１２８；例えば第３図のメモリセルｂ）か
らスタートするので、Ｘの下位アドレスはすべてＯに固
定される（Ｘセレクタ３７の８０〜８６人力）、カウン
タ４１のキャリーアウト信号によりＸ、Ｙセレクタ３７
．４４はＡ側からＢ側に切替わり、メモリチップ５２に
対応する初期アドレスがフレームメモリに出力される。

メモリチップ５１の転送開始時に、Ｘカウンタ２３の下
位７ビツトをカウンタ２９にロードし、転送用クロック
でカウントアツプする。このカウンタ２９の出力をデコ
ーダ３１でデコードしてチップ選択回路２８に入力し、
メモリチップ５２へのチップ選択信号を得る。このとき
カウンタ２９のキャリーアウト信号によりメモリチップ
５１からメモリチップ５２に転送データセレクタ３０が
切換わる。

なお第４図のタイムチャートが示すように、各メモリチ
ップの転送サイクルの間すなわち転送が行なわれている
間はメモリへの書込みが並行して行われる。

このような構成の装置によれば、ドツト発生回路に簡単
なアドレス変換回路を付加するだけで、波形表示装置の
メモリクリア時間を２倍高速化できる。

なお上記の実施例では各メモリチップを２分割して２つ
のプレーンに割当てたが、一般に各メモリチップを２ｎ
分割して２ｎ個のプレーンに分割することにより、クリ
ア時間を２ｎ倍高速化できる。ただし例えば４分割した
場合には、Ｘ軸アドレスのＭＳＢを含む上位２ビツトを
メモリチップ選択信号とする必要がある。

また簡単な付加回路を用いることにより、クリアモード
以外の動作を損うこともない。

またＸ、Ｙメモリアドレスは８ビツトのものに限らない
。

またドツト発生回路は第６図のものに限られず、Ｘ、Ｙ
アドレス出力を発生する任意の構成のものを用いること
ができる。

〈発明の効果〉 以上述べたように本発明によれば、フレームメモリ内デ
ータのクリア速度の高速化が図られた計測用波形表示装
置を簡単な構成で実現できる。

【図面の簡単な説明】

第１図は本発明に係る波形表示装置の一実施例を示す構
成ブロック図、第２図は第１図におけるＸＹアドレス変
換回路２７の詳細を示す要部構成回路図、第３図は第１
図のフレームメモリのプレーン分割の様子を示す説明図
、第４図は第１図および第２図の装置の動作を示すタイ
ムチャート、第５図は波形表示装置の従来例を示す構成
ブロック図、第６図は第５図におけるドツト発生回路の
構成ブロック図、第７図は第５図装置により実現された
波形表示の一例を示す説明図、第８図は第５図装置にお
けるフレームメモリのプレーン分割例を示す説明図であ
る。 ２・・・ドツト発生回路、５・・・画像メモリ、７・・
・表示装置、２７・・・ＸＹアドレス変換回路、２８・
・・チップ選択回路、２９．４１・・・カウンタ、３０
・・・転送データセレクタ、５１．５２・・・画像メモ
リ・チ第５

Claims (1)

【特許請求の範囲】
1. ドット発生回路のアドレス出力に基づいて画像メモリに
   書込まれた内容をラスタスキャン方式で表示する波形表
   示装置において、画像メモリを構成しそれぞれが同一ア
   ドレス領域に対応する複数のプレーンに分割して使用さ
   れる複数の画像メモリ・チップと、アクセスモード切換
   信号およびドット発生回路から出力されるＸ軸アドレス
   出力の少なくともＭＳＢを含む上位ビットに対応して前
   記画像メモリ・チップのいずれかを選択するチップ選択
   回路と、前記ドット発生回路から出力されるＸ軸アドレ
   ス出力およびＹ軸アドレス出力のうちＸ軸アドレス出力
   の少なくともＭＳＢを含む前記上位ビットをメモリプレ
   ーン選択信号に対応する信号で置換えて画像メモリに出
   力するＸＹアドレス変換回路と、前記画像メモリ・チッ
   プの切換タイミングを発生するカウンタと、このカウン
   タ出力に基づいて前記画像メモリ・チップのいずれかを
   選択してデータ出力を表示装置へ転送する転送データセ
   レクタとを備え、クリアモードにおいてプレーンごとに
   複数の画像メモリ・チップの同一アドレスが同時にアク
   セスされるように構成したことを特徴とする波形表示装
   置。