JP2946587B2 - ディジタル・ストレージ・オシロスコープのトリガ回路 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はディジタル・ストレージ・オシロスコープの
トリガ回路に関する。具体的には、複雑な繰返し波形に
対しても任意の点でトリガがかけられ、しかも、トリガ
前に発生するグリッチなどを捉え易くしたディジタル・
ストレージ・オシロスコープのトリガ回路を提供せんと
するものである。

［従来の技術］ 従来のディジタル・ストレージ・オシロスコープの回
路構成を第11図に示し説明する。ここでは２チャネル入
力のディジタル・ストレージ・オシロスコープが示され
ており、説明を簡単にするために、第１のチャネルCH1
にのみ観測信号が入力される場合について説明する。第
11図において、入力端子61Aより入力された観測信号
は、アッテネータ62Aにより感度が切替えられ、その出
力をプリ・アンプ63Aで適当な大きさに増幅してアナロ
グ・ディジタル（A/D）変換器64Aに入力する。A/D変換
器64Aは、入力されたアナログ信号を、書込コントロー
ラ74からのサンプリング・クロックごとにサプリングし
てディジタル・データ（１ワード）に変換し、得られた
各ディジタル・データは所定のメモリ長の取得メモリ65
Aに順次書込まれる。サンプリング・クロックは、クロ
ック発生回路72からのクロックを、タイム・ベース73に
より設定された基準周波数に従って、書込コントローラ
74で分周して生成する。また、A/D変換動作および取得
メモリ65への書込みの開始、および、トリガ回路71から
の出力信号を受けてA/D変換を停止し、同時に取得メモ
リ65Aへの書込みも停止する動作は、書込コントローラ7
4によって制御される。

この書込コントローラ74からの制御信号を受けてメモ
リ65Aへの書込みが停止されると、書込コントローラ74
はデータ取得の終了をCPU（中央処理装置）80に通知す
る。そこで、取得メモリ65Aに書込まれたデータは、CPU
80の指示に従ってディスプレイ・メモリ66へ転送され
る。転送に際しては、必要に応じて様々な処理をデータ
に施すことができる。ディスプレイ・メモリ66に転送さ
れた観測信号を示すデータは、ディスプレイ・コントロ
ーラ75からの制御信号を受けて読出され、CRT（陰極線
管）67に送出されて信号波形が表示される。

このように、ディジタル・ストレージ・オシロスコー
プは、観測信号を示すデータをディスプレイ・メモリ66
に記憶せしめ、これをCRT67の管面上に再現するもので
ある。そのために、ディジタル・ストレージ・オシロス
コープは、トリガ点以前に波形を観測することができる
プリトリガ機能を有している。このプリトリガ機能を用
いて波形観測をする場合、波形表示の時間軸上の波形の
トリガ点の位置であるデータ・ポジションは任意に選択
することができる。すなわち、管面上での表示の左端か
ら右端まで、たとえば、0/8,1/8,2/8〜8/8のようにデー
タ・ポジションを設定することができ、0/8を選択すれ
ばトリガ点は表示の右端に、4/8を選択するとトリガ点
Ｔは第12A図に示すように表示の中央となる。

そこで、第11図に示したディジタル・ストレージ・オ
シロスコープにおける、プリトリガ機能による波形デー
タの取得の動作について第12B図を用いて説明する。取
得メモリ65Aのメモリ長は、たとえば、1024ワード（１
ワードは８ビット）とし、データ・ポジションは4/8と
する。

最初に、書込みコントローラ74はトリガ回路71からの
出力信号を受付けない（禁止）状態にして、A/D変換器6
4Aにおいて信号波形をサンプリングしてディジタル変換
し、得られたデータの取得メモリ65Aへの書込みを開始
する（第12B図（ａ）。データの書込みは、プリトリガ
の設定範囲である1024×4/8＝512ワード分はトリガ禁止
の状態で行う（同図（ｂ））。データが512ワード書込
まれると、トリガ禁止を解除しトリガ・イネーブルにし
てデータの書込みを続ける（同図（ｃ））。このトリガ
・レディの状態でトリガが発生すれば、その時点から10
24×（１−418）＝512ワードだけ書込み（同図
（ｄ））、データの書込みを停止する。トリガ・レディ
状態になった後、しばらくの間トリガが発生しないと、
512ワードすべてを書込む前に、取得メモリ65Aの最終の
アドレスまでデータが書込まれてしまうが、その場合
は、最も古いデータを新しいデータで書替え（同図
（ｅ））、最後に書込んだアドレスのデータを最新のデ
ータとしてCRT67の管面の右端に、その次のアドレスの
データを最も古いデータとして管面の左端に表示する
（同時（ｆ））。このような動作によってパルス波形が
取得されると、第12A図に示すように、設定された4/8の
データ・ポジションの波形表示を得ることができる。

以上のようにして表示される波形は、入力信号が設定
されたトリガ・レベルを通過するごとに更新されるが、
第12C図（ａ）に示すような、たとえばデータ伝送ライ
ンの試験で見られるシリアルのビット・パターン列を観
測する場合には、Ａ点やＢ点でトリガされて同図（ｂ）
に示すように波形が重なってしまい、正確な観測ができ
なくなる場合がある。

そこで、他の従来例では、トリガ回路とは別にフロン
ト・ゲート回路に設けて、第13図に示すように、トリガ
点Ｔより前に所定の上限値および下限値を持つゲート・
ラインＷを１個または複数個表示し、被観測信号波形と
このゲート・ラインＷとが交叉した後に現われるトリガ
点Ｔに続く波形P2に対してのみ有効トリガを与え表示す
るようにして、波形が重なるのを回避している（特開昭
63−298166号公報参照）。

［発明が解決しようとする課題］ 第11図に示した従来例において、第12C図（ｂ）に示
したような波形の重なりが生じ観測し難い場合には、従
来のアナログ式オシロスコープと同様に、ホールドオフ
時間を調整することにより、常に先頭のパルス１のＡ点
（第12C図（ａ））でトリガがかかるようにするなら
ば、波形の重なりを解消することができる。

しかし、トリガをかけるためには、ホールドオフ時間
が終了してトリガ・レディ状態になっていなければなら
ない。第12C図（ａ）に示したようなビット・パターン
列の場合、先頭パルス１のＡ点でトリガをかけることは
容易であるが、ビット・パターン列の途中（たとえば、
パルス２のＢ点）でトリガをかけるのは容易ではない。
Ｂ点でトリガするためには、Ａ点とＢ点の間でホールド
オフ時間が終了し、トリガ・レディ状態とならなければ
ならない。Ａ点をトリガ点とするためには、Ａ点の１つ
前のパルスとＡ点との間でホールドオフ時間が終了しな
ければならないのに対し、もしもＢ点をトリガ点とする
ためにはＡ点とＢ点との間でホールドオフ時間が終了し
なければならない。しかるに、Ａ点とＢ点との間の時間
は極めて短かいから、ホールドオフ時間を調整すること
は極めて困難をともなう。したがって、ホールドオフ時
間を調整して任意の点でトリガをかける方法によるなら
ば、Ｂ点でトリガをかけようとすると第12C図（ｂ）に
示したような波形の重なりを生じて、観測が困難になる
という解決すべき課題があった。

また、第13図を用いて説明した他の従来例によると、
波形の重なりは解消されるが、ゲート・ラインＷが電圧
軸方向に設定される縦線であるために、トリガ点Ｔの以
前に発生する意図されていない時点で発生するグリッチ
を観測したい場合に、細いひげ状のパルスであるグリッ
チをゲート・ラインＷで捉えることは困難であり、しか
も、グリッチはトリガ前のどの位置に発生するか予期で
きない場合が多く、まれに発生するグリッチを捉えるた
めのゲート・ラインを設定することは容易でないという
未解決の解題であった。

［課題を課決するための手段］ このような課題を解決するためは、本発明はなされた
ものであり、そのために、観測信号を設定された比較電
圧と比較するためのフロント・ゲート用比較器を設け、
その出力を所定時間遅延してリトリガラブル・モノステ
ーブル・マルチバイブレータに印加して、その出力とト
リガ回路からのトリガ信号とのアンドをとるという手段
を講じた。

［作用］ このように構成したから、時間軸方向に設定されたゲ
ート・ラインにより、トリガ点より前に設定されたフロ
ント・ゲートのレベルを横切る波形に対してのみ、フロ
ント・ゲートが開いている間に発生したトリガを有効と
して表示できるようになり、複雑な繰返し波形であって
も常に同一点でトリガがかけられ、表示波形の重なりが
回避されるようになった。しかも、ゲート・ラインが時
間軸方向に設定されるので、グリッチなどの波形も容易
に捉えられるようになった。

［実施例］ 本発明の一実施例の構成を第１図に示し説明する。

第１図は本発明によるディジタル・ストレージ・オシ
ロスコープの回路構成を示すものであり、第11図におけ
る構成要素に対応するものについては同じ記号を付して
説明する。

第１図において、第11図に示した従来例の回路構成と
異なるところは、トリガ点より所定時間前のフロント・
ゲートを設定するためのフロント・ゲート回路11と、フ
ロント・ゲート回路11からの出力とトリガ回路71からの
出力とのアンドをとるためのANDゲート12を設けている
ことである。

フロント・ゲート回路11は、CRT67の管面上に横線で
表示されるゲート・ラインに対応した時間だけANDゲー
ト12を開き、ANDゲート12は、このゲートが開いている
間に印加されたトリガ回路71からの出力信号を受ける
と、これを有効トリガとして書込コントローラ74に印加
する。

第２図は、第１図に示したフロント・ゲート回路11お
よびトリガ回路71の回路構成を示すものであり、その動
作に基づく表示画面の様子を示す第３図を併用して説明
する。ここで、第３図では、データ・ポジションを4/8
としている。また、ゲート・ラインＬは複数個設定する
ことができるが、ゲート・ラインＬが１個の場合を図示
している。さらに、ゲート・ラインＬの長さ、時間軸方
向における位置および電圧軸方向における位置は任意に
設定することができる。ただし、時間軸方向における位
置はトリガ点Ｔより前に限られる。

第２図において、フロント・ゲート回路11は、フロン
ト・ゲート用比較器21、可変遅延回路22およびリトリガ
ラブル・モノステーブル・マルチバイブレータ23により
構成されている。フロント・ゲート用比較器21は、ゲー
ト・ラインＬ（第３図）の電圧軸方向における位置に対
応する比較電圧と観測信号とを比較する。観測信号が比
較電圧を横切ったときに、それを示す信号を可変遅延回
路22に出力する。可変遅延回路22は、ゲート・ラインＬ
の時間軸方向における位置に対応する時間t1遅延して、
その出力をリトリガラブル・モノステーブル・マルチバ
イブレータ23に印加する。リトリガラブル・モノステー
ブル・マルチバイブレータ23は、ゲート・ラインＬの時
間軸方向における長さに対応する時間t2の期間、その出
力をANDゲート12の一方の入力に印加する。

地方、トリガ回路71のトリガ用比較器24は、トリガ信
号が設定されたトリガ・レベルより大きな値であれば
（トリガ・スロープが＋のとき）、これを示す信号をAN
Dゲート12のもう一方の入力に印加する。このトリガ用
比較器24からの信号が、前記時間t2の間に出力されるな
らば、ANDゲート12より有効トリガとして信号が出力さ
れ、第３図に示したような、トリガ点Ｔを画面の中央と
し、グリッチＧがゲート・ラインを横切る表示を得る。

つぎに、トリガを有効なものとして受付ける時間であ
る時間t2について説明する。観測信号が第４図（ａ）に
示すようは波形である場合には、その波形が表示された
とすると、グリッチG2はゲート・ラインＬを横切ってい
るので、その後に現われるトリガ点Ｔは有効なものとし
て波形が捉えられねばならない。

しかし、時間t2の開始時点を固定したものとすると、
グリッチG1から時間t1後に時間t2だけゲートが開かれ
る。グリッチG2はグリッチG1から時間t1以上経てから発
生し、トリガ点Ｔはゲート期間t2の後に現われるために
無効トリガとして波形を捉えることはできない。このよ
うな場合には、グリッチG2を基準にしてゲート期間t2が
設定されて、その期間に発生したトリガを有効とするこ
とが望ましい。

そこで、第２図においては、フロント・ゲート用比較
器21からの出力が、可変遅延回路22を介して時間t1遅延
され、リトリガラブル・モノステーブル・マルチバイブ
レータ23に印加されゲートが開かれた後に、再度フロン
ト・ゲート用比較機21に観測信号（G2）が印加される
と、フロント・ゲート用比較器21が動作して、その出力
は可変遅延回路22により時間t1遅延されリトリガラブル
・モノステーブル・マルチバイブレータ23に印加され
る。すると、第５図に示すように、ゲート期間t2の開始
はグリッチG2からさらに時間t1遅延された後に期間t2が
開始し、ゲート時間が引延ばされ、トリガ点Ｔは有効範
囲内に取込まれて波形が捉えられる。

これに対して、観測信号が第６図（ａ）に示すような
波形である場合は、トリガ点Ｔは時間t2後であるために
無効トリガとなり、この波形を捕えることができない。
かりに、この波形がトリガされ表示されたとすると、同
図（ｂ）に示すように、グリッチＧはゲート・ラインＬ
に横切っていないことになる。

ここで、フロント・ゲート回路11の動作は第６図
（ａ）のようにグリッチＧを基準にして遅延時間t1後に
期間t2のゲートを発生するのであるが、管面上の表示
は、トリガ点Ｔ（たとえば管面中央）を基準にした場合
には、第６図（ｂ）のように管面中央より左側へ遅延時
間t1をとり、その左側にゲート・ラインＬが表示される
ことになる。

第７図は第２図に示したフロント・ゲート用比較器21
の回路構成例を示すものであり、回路各部の出力波形を
示す第８図に併用して説明する。

第７図において、電圧比較器31は観測信号81（第８図
（ａ））と、表示画面上のゲート・ラインＬ（第３図）
のレベルを示す比較電圧82（同図）と比較し、その出力
91（第８図（ｂ））をパルス・ストレッチャ32に印加す
る。パルス・ストレッチャ32は、電圧比較器31からの出
力パルス91のパルス幅が、そのときのサンプリング・ク
ロック83（同図（ｄ））の周期よりも狭いときは、サン
プリング・クロック83の周期にほぼ等しい幅のパルスと
なるようにパルス幅を広げ（同図（ｃ））、その出力92
をＤフリップフロップ33の入力Ｄに印加してラッチす
る。このＤフリップフロップ33の出力Ｑからの出力93
（同図（ｅ））をＤフリップフロップ34で再度ラッチす
る。そこで、１つ前のデータを示すＤフリップフロップ
34からの出力94（同図（ｆ））と現在のデータを示すＤ
フリップフロップ33からの出力93とのエクスクルーシブ
・オアをエクスクルーシブORゲート35でとることによ
り、１つ前のデータと現在のデータが設定された比較電
圧821を横切ったときは“1"を、横切っていないときは
“0"を出力95（同図（ｇ））として得る。

このようにして得られたフロント・ゲート用比較器21
からの出力95は、たとえばシリアル・レジスタにより構
成された可変遅延回路22（第２図）に印加される。

第９図は、可変遅延回路22の回路構成の一例を示して
いる。第９図において、フロント・ゲート用比較器21
（第７図）からの出力は、第１図に示した各取得メモリ
65A,65Bのメモリ長と同じメモリ長（たとえば1024ワー
ド、１ワードは１ビット）のコンパレータRAM（ランダ
ム・アクセス・メモリ）41に書込まれ、そのときのサン
プリング・クロックの１周期の間に既に書込まれている
内容が読出され、また、新たに書込まれる。

このコンパレータ・RAM41の動作を説明すると、リー
ド・ライト・コントローラ45は、第１図に示した書込コ
ントローラ74と連動しており、書込コントローラ74の書
込開始と同時にリード・ライト・コントローラ45も書込
動作を開始する。このとき、リード・ライト・コントロ
ーラ45は、遅延時間t1（第３図）の間、リトリガラブル
・モノステーブル・マルチバイブレータ23（第２図）を
駆動せしめないために、遅延時間t1の間は読出禁止の状
態で動作する。時間t1が経過すると、書込カウンタ43が
示しているアドレスよりも時間t1分だけ過去の時点に相
当するアドレスの内容の読出しをする。したがって、読
出カウンタ44の初期値は、書込カウンタ43に、時間t1に
相当するアドレス差であるオフセットが与えられる。必
要に応じてサンプリング・レートやフロント・ゲートの
時間軸方向における（ゲート・ラインＬの）位置や長さ
が変更されたときは、読出カウンタ44の初期値は、その
ときの時間t1とクロック・レートにより決められるオフ
セットが与えられる。

このように書込カウンタ43が出力するアドレス値と、
読出カウンタ44が出力するアドレス値とは所定のオフセ
ットを与えられているので、リード・ライト・コントロ
ーラ45は、アドレス切替えのためのスイッチ42を書込・
読出の動作のタイミングで切替える。

書込コントローラ74が有効トリガを受けた後、所定の
データを取得してデータ取得を停止すると、これに同期
してリード・ライト・コントローラ45も動作を停止す
る。取得されたデータが最終的にCRT67（第１図）に表
示されると、再び書込コントローラ74は書込みを開始
し、これに連動してリード・ライト・コントローラ45も
書込および読出動作を開始するというようにして、一連
の動作が繰返される。

以上の動作において、コンパレータRAM41より読出さ
れたデータが“1"であると、リトリガブル・モノステー
ブル・マルチバイブレータ23（第２図）を駆動して、時
間t2の時間“1"をゲート信号として出力する。この時間
t2は表示画面上に設定されるゲート・ラインＬ（第３
図）の長さに対応するものであり、それは設定変更に応
じて変え得るものでなければならない。リトリガブル・
モノステーブル・マルチバイブレータ23が“1"を出力し
ている時間t2を可変時間とするためには、アナログ的な
方法よりもディジタル的な処理の方が簡単であり、正確
である。

第10図は、そのリトリガラブル・モノステーブル・マ
ルチバイブレータ23の回路構成を示すものである。第10
図において、ラッチ51には表示面上のゲート・ラインＬ
（第３図）の長さの時間分のデータが、あらかじめCPU8
0（第１図）によりラッチされている。ゲート・ライン
Ｌの長さは、そのときのサンプリング周期と波形表示領
域のサンプリング・ドット数により、時間t2から換算さ
れて表示されており、サンプリング・クロックの個数で
コントロールすることができる。そこで、書込みコント
ローラ74（第１図）がデータ取得を開始するときの信号
（書込開始）を、ORゲート54を介してRSフリップ・フロ
ップ55の入力Ｒに印加して、RSフリップフロップ55をリ
セットする。その後、観測信号がフロント・ゲート回路
11の比較電圧を横切り、さらに時間t1（第３図）経過後
にコンパレータRAM41（第９図）より入力される信号
“1"がRSフリップフロップ55の入力Ｓに印加されて、RS
フリップフロップをセットする。同時に、コンパレータ
RAM41からの信号“1"は、カウンタ52のロード入力LDに
印加されて、ラッチ51に設定しているデータが入力Ｄよ
りカウンタ52にロードされると、これをクロックによっ
てカウンタ52はカウントし、カウント値が最大値である
ロードされたデータに達すると、これを示すキャリー信
号が出力CRYより得られる。カウント値が最大値に達す
る前にコンパレータRAM41よりさらに信号“1"が印加さ
れると、ラッチ51より再びデータがロードされ、これを
カウンタ52はカウントし直す。その結果、第５図に示し
たように時間t2はその時点から新たに開始されることに
なる。なお、書込コントローラ74がデータ取得中におい
てのみ、RSフリップフロップ55を動作せしめるために、
カウンタ52からのキャリー信号と書込コントローラ74か
らの書込中であることを示す信号とのアンドをANDゲー
ト53でとり、その出力をORゲート54を介してRSフリップ
フロップ55の入力Ｒに印加して、RSフリップフロップ55
をリセットする。

［発明の効果］ 以上から説明から明らかなように、本発明によるなら
ば時間軸方向に設定したゲート・ラインにより、トリガ
点より前のフロント・ゲートを横切る波形のみを表示す
ることができるので、複雑なシーケンスの繰返し波形に
対しても、常に所望とする時点でトリガをかけることが
でき、安定した波形観測が実現される。また、ゲート・
ラインは時間軸方向に設定されるので、間欠的に発生す
る細いひげ状のグリッチなどの波形も容易に捉えられ表
示することができる。

したがって、本発明の効果は極めて大きい。

【図面の簡単な説明】

第１図は本発明によるディジタル・ストレージ・オシロ
スコープの回路構成図、 第２図は第１図に示したフロント・ゲート回路およびト
リガ回路の回路構成図、 第３図は第２図に示した回路の動作に基づく表示波形を
示すための波形図、 第４図および第５図は第２図に示したリトリガラブル・
モノステーブル・マルチバイブレータの動作を説明する
ための波形図、 第６図は第２図に示したフロント・ゲート回路の動作に
よりトリガが無効となる場合を説明するための波形図、 第７図は第２図に示したフロント・ゲート用比較器の回
路構成図、 第８図は第７図に示したフロント・ゲート用比較器の回
路各部の信号の波形図、 第９図は第２図に示した可変遅延回路の回路構成図、 第10図は第２図に示したリトリガラブル・モノステーブ
ル・マルチバイブレータの回路構成図、 第11図は従来例の回路構成図、 第12A図は第11図に示した従来例のプリトリガ機能にお
けるデータ・ポジションを説明するための波形図、 第12B図は第11図に示した従来例のプリトリガ機能によ
る波形データの取得の動作状態を示す状態図、 第12C図は第11図に示した従来例のプリトリガ機能によ
る表示波形を示す波形図、 第13図は他の従来例を説明するための波形図である。 11……フロント・ゲート回路 12……ANDゲート 21……フロント・ゲート用比較器 22……可変遅延回路 23……リトリガラブル・モノステーブル・マルチバイブ
レータ 24……トリガ用比較器、31……電圧比較器 32……パルス・ストレッチャ 33,34……Ｄフリップフロップ 35……エクスクルーシブORゲート 41……コンパレータRAM 42……スイッチ、43……書込カウンタ 44……読出カウンタ 45……リード・ライト・コントローラ 51……ラッチ、52……カウンタ 53……ANDゲート、54……ORゲート 55……RSフリップフロップ 61A,61B……入力端子 62A,62B……アッテネータ 63A,63B……プリ・アンプ 64A,64B……A/D変換器 65A,65B……取得メモリ 66……ディスプレイ・メモリ 67……CRT、71……トリガ回路 72……クロック発生回路 73……タイム・ベース 74……書込コントローラ 75……ディスプレイ・コントローラ 80……CPU、81……観測信号 82……比較電圧、83……クロック。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】観測信号を設定された比較電圧と比較する
   ためのフロント・ゲート用比較手段（21）と、 前記観測信号が前記比較電圧を横切ったときに前記フロ
   ント・ゲート用比較手段より出力される信号を所定時間
   遅延するための可変遅延手段（22）と、 前記可変遅延手段より出力される信号が印加されるごと
   にその時点より所定時間ゲート信号を出力するためのリ
   トリガラブル・モノステーブル・マルチバイブレータ手
   段（23）と、 入力された信号をトリガ・レベルと比較するためのトリ
   ガ用比較手段（24）と、 前記トリガラブル・モノステーブル・マルチバイブレー
   タ手段からの出力と前記トリガ用比較手段からの出力と
   のアンドをとるためのアンド・ゲート手段（12）と、 を含むディジタル・ストレージ・オシロスコープのトリ
   ガ回路。