JPH02201270A - ロジックアナライザ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は波形観測以外に、ディジタル回路の特長であ
る論理の判定、タイミングの測定が行なえるロジックア
ナライザに係り、更に詳しくはディレィ設定によるトリ
ガ信号の遅延時間をより長く採れるようにしたロジック
アナライザに関するものである。

［従　来　例］ 近年、電子技術、特に、ディジタル技術の進歩ににより
種々のディジタル機器（マイクロプロセッサによる機器
）等が提案されるようになり、これに伴ってディジタル
信号を測定すための測定機器が種々開発されている。

それら測定機器の一つのロジックアナライザは。

例えば第３図に示す基本構成をしており、従来のオシロ
スコープ等の波形観測以外に、ディジタル回路の論理判
定、タイミングの測定が可能になっている。

この図において、複数チャネルＣＨＯ，ＣＨＩ、・・・
ＣＨｎより入力される被観測信号は、それぞれロジツク
プローブ内のコンパレータ部１でスレッショルド電圧と
比較され、論理信号“０”１”に変換される。変換され
た信号はサンプリング回路２にてサンプリングされ、こ
のサンプリングされたデータは記憶回路３に記憶される
。そのデータの記憶に際し、トリガ判定部４にて上記変
換された信号よりトリガ検出が行われるまで、サンプリ
ングクロック部５からのクロック、サンプリング回路２
と同じクロックのタイミングでデータ記憶が行なわれ、
そのトリガ検出時点でそのデータ記憶が停止される。こ
こで、ディレィ設定部６にてそのトリガ信号の遅延が設
定されると、上記トリガ判定部４にてトリガ信号が検出
された後も、そのトリガ遅延の間サンプリングクロック
部５からのクロックのタイミングでデータ記憶が行なわ
れ、そのトリガ遅延分のデータが記憶回路３に記憶され
る。

このように、上記ロジックアナライザにおいては、トリ
ガ発生前やトリガ発生後における被観測信号のデータが
記憶回路３に記憶される。そして。

その記憶されたデータが表示回路７に転送されると、ブ
ラウン管等にはそのトリガ発生前やトリガ発生後の被観
測信号等が表示される。

［発明が解決しようとする課題］ しかし、上記ロジックアナライザにあっては。

上記ディレィ設定部６にて設定できるディレィ値の範囲
が限られているため、例えばトリガ発生後、観測したい
信号までの時間と、観測したい信号の周波数が極端に離
れている場合、所望の信号を観測できないことがあった
。すなわち、記憶回路３の書き込みタイミングクロック
がトリガ遅延の設定に応じてサンプリングクロックの倍
数に決定されるため、そのディレィ設定値の最大値が制
限されているからである。

この発明は、ディレィ設定に際し、書き込みタイミング
のクロック数を上記サンプルクロリフの倍数でなく、そ
のディレィ設定の値に応じた任意の数に変え九ばよいこ
とに着目し、上記課題に鑑みなされたものであり、その
目的はディレィ設定範囲を大きくとることができ、観測
の向上を図ることができるロジックアナライザを提供す
ることにある。

Ｃ発明が解決しようとする手段］ 上記目的を達成するために、この発明は、被観測信号の
データをサンプリングクロックのタイミングで記憶回路
に記憶するに際し、ディレィ設定値に応じてトリガ発生
前および発生後のデータを上記記憶回路に記憶し、かつ
、その記憶したデータに基づいて上記被観測信号を表示
するロジックアナライザにおいて、上記ディレィ設定値
に応じて上記記憶回路の書き込みタイミングのクロック
を発生するクロック発生手段と、上記トリガ検出以後の
上記記憶回路の書き込みタイミングを上記クロック発生
手段にて得られたクロックに切り替える切替手段とを備
えたことを要旨とする。

［作　　用］ 上記構成としたので、ディレィ値が設定され。

被観測信号が所定チャネルより入力されると、入力被観
測信号は、トリガ信号の検出されるまではサンプリング
クロックのタイミングで記憶回路に記憶される。そして
、トリガ信号が検出されると。

その記憶回路の書き込みタイミングは、切替部にて切り
替えられたクロック部のクロックにされる。

そして、上記ディレィ設定値に応じたディレィクロック
数あるいはディレィイベント数のカウントと終了すると
、そのデータ、の記憶が停止される。

このように、トリガ発生以後における書き込みタイミン
グのクロックは上記サンプリングクロックの倍数でなく
、所定周波数に決められるので。

ディレィ設定範囲をより大きくとることが可能となる。

［実　施　例］ 以下、この発明の実施例を図面に基づいて説明する。な
お１図中、第３図と同一部分には同一符号を付し重複説
明を雀略する。

第１図において、ロジックアナライザには、ディレィ設
定部６にて設定されたディレィ値に応じたクロック（記
憶回路３の書き込みタイミングのクロック）を発生する
クロック部８と、このクロックとサンプリングクロック
部５からのクロックを切り替えて記憶回路３の書き込み
タイミングクロックとする切替部９とが備えられている
。なお、切替部９は、例えばトリガ判定部４にてトリガ
信号が検出されたときに、切り替えられるようになって
いる。

ここで、被観測信号に応じ、ディレィ設定部６にて所定
ディレィ値、例えばディレィクロック数あるいはディレ
ィイベント数の設定が行なわれ、被観測信号が所定チャ
ネルより入力されると、まず切替部９は端子Ａ側に切り
替えられ、サンプリング回路２のサンプリングクロック
が記憶回路３の書き込みタイミングとされる。そして、
第２図（ａ）に示されるように、スタート・キー操作が
行なわれると、サンプリング回路２にてその被観測信号
のデータがサンプリングされ、このデータがそのサンプ
リングと同じクロックによる書き込みタイミングで記憶
回路３に記憶される。このデータの記憶に際し、同図（
ｂ）に示されるように、トリガ判定部４にてトリガ信号
が検出されると、切替部９が端子Ｂ側に切り替えられる
。すると、クロック部８からはディレィ設定部６のディ
レィ設定値に応じたクロックが出力され、このクロック
は記憶回路３の書き込みタイミングにされる。これによ
り、サンプリング回路２にてサンプリングされたデータ
がそのクロック部８のクロックタイミング（書き込みタ
イミング）で記憶回路３に記憶される。続いて、同図（
ｂ）に示されるように、上記ディレィ設定値のクロック
数あるいはイベント数のカウントが終了すると、そのデ
ータ記憶が停止される。

このように、被観測信号のデータを記憶するに際し、ト
リガ発生前にはサンプリングクロックのタイミングでそ
のデータ記憶が行なわれ、トリガ発生後にはそのサンプ
リングクロックと別のクロックのタイミングでそのデー
タ記憶が行なわれる。

したがって、ディレィ設定値がサンプリングクロックの
倍数に制限されることもなく、ディレィ設定範囲を大き
くとることができ、例えばトリガ発生後被観測信号の現
象までの時間と被観測信号の事象の周波数が極端にずれ
ている場合であっても、それだけのディレィ設定が可能
となり、容易に所望の被観測信号を記憶回路３に記憶す
ることができる。

そして、従来同様の操作により、記憶回路３に記憶され
たデータが表示回路７に転送されると、ブラウン管には
上記被観測信号が表示されることになる。

［発明の効果］ 以上説明したように、この発明のロジックアナライザに
よれば、ディレィ設定に応じ、被観測信号のデータを記
憶する記憶回路の書き込みタイミングのクロックを発生
するクロック発生手段と。

トリガ検出以後の前記記憶回路の書き込みタイミングク
ロックを前記クロック発生手段にて得られたクロックに
切り替える切り替え手段とを備え。

そのディレィ設定値に応じ、上記クロック手段にて発生
されるクロックの周波数を変えるようにしたので、被観
測信号のデータを記憶回路に記憶するに際し、ディレィ
設定値に応じて得られる記憶タイミングのクロックがサ
ンプリングクロックの倍数以外の数となり、ディレィ設
定範囲を大きくすることができる。すなわち、トリガ発
生後の被観測信号までの時間とその被観測信号の周波数
が極端にずれているような場合であっても、そのディレ
ィ設定値を大きくとることができるため、そのような被
観測信号のデータを記憶回路に記憶することが可能とな
る。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すロジックアナライザ
の概略的回路ブロック図、第２図はそのロジックアナラ
イザの動作を説明するための図、第３図は従来のロジッ
クアナライザの概略的回路ブロック図である。 図中、１はコンパレータ部、２はサンプリング回路、３
は記憶回路、４はトリガ判定部、５はサンプリングクロ
ック部、６はディレィ設定部、７は表示回路、８はクロ
ック部、９は切替部である。 特許出願人　　株式会社富士通ゼネラル代理人　弁理士
　　　大　原　　拓　也第 図 第３図

Claims (1)

【特許請求の範囲】
1. （１）被観測信号のデータをサンプリングクロックのタ
   イミングで記憶回路に記憶するに際し、ディレイ設定値
   に応じてトリガ発生前および発生後のデータを前記記憶
   回路に記憶し、かつ、その記憶したデータに基づいて前
   記被観測信号を表示するロジックアナライザにおいて、 前記ディレィ設定値に応じて前記記憶回路の書き込みタ
   イミングのクロックを発生するクロック発生手段と、 前記トリガ検出以後の前記記憶回路の書き込みタイミン
   グを前記クロック発生手段にて得られたクロックに切り
   替える切替手段とを備え、 前記ディレイ設定値に応じ、前記クロック発生手段にて
   発生されるクロックの周波数を可変するようにしたこと
   を特徴とするロジックアナライザ。