JPS62291572A - 信号記憶測定装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ２、発明の詳細な説明 ［産業上の利用分野］ 本発明は、デジタル・オシロスコープ、波形記憶装置（
波形デジタイザ）、ロジック・アナライザの如く入力信
号に応じたデジタル信号を記憶回路に記憶する信号記憶
測定装置に関する。

［従来の技術］ デジタル・オシロスコープ及び波形記憶装置：よ、アナ
ログ入力信号をデジタル信号に変換した後、このデジタ
ル信号をランダム・アクセス・メモリ（ＲＡＭ）の如き
記憶素子から成る記憶回路に記憶している。また、ロジ
ック・アナライザでは、入力デジタル信号を記憶回路に
記憶している。信号記憶測定装置は、このように記憶回
路を利用することによりトリガ点以前の入力信号を測定
できるし、記憶回路に記憶されたデジタル信号をコンピ
ユータで処理して種々の測定もできる。

ところで、被測定（アナログ又はデジタル）入力信号の
周波数が高くなると、記憶回路も高速で（変換された又
は入力）デジタル信号を記憶しなければならない。しか
し、記憶回路を構成する記憶素子の最高書込み速度に（
，１限度があり、高速デジタル信号を記憶できない。そ
こで従来？、１、特公昭５６−４３５４３号公報に開示
される如く、１つのデジタル信号に対して複数の記憶素
子を利用して等価的に最高書込み速度を早くしていた。

すなわち、シフト・レジスタの如き直並列変換回路を用
いて直列入力デジタル信号をＮビット（Ｎば２息上の整
数）の並列デジタル信号に変換し、直列入力デジタル信
号のＮビット　（クロック）毎に直並列変換回路の並列
デジタル信号をラッチ回路によりラッチし、ラッチされ
たＮビットの並列信号の各ビットをＮ個の記憶素子の各
々に記憶していた。よって、直列入力デジタル信号の各
ビット（各クロックに対応）の期間がＮ倍に伸びるので
、記憶回路全体の最高書込み速度は、各記憶素子の最高
書込み速度のＮ倍に早くすることができた。

この技術を利用することにより、信号記憶測定装置は、
非常に高し）周波数の被測定信号を測定できた。

Ｕ発明が解決しようとする問題点コ 上述の記憶回路においてＮが例えば４の場合、直列入力
デジタル信号の第１、第２、第３及び第４ビツト（クロ
ック）は夫々第１、第２、第３及び第４記憶素子の同一
アドレスに同時に記憶され、直列入力デジタル信号の第
５、第６、第７及び第８ビツト（クロック）は夫々第１
、第２、第３及び第４記憶素子の次のアドレスに同時に
記憶さねる。以下、この動作を繰り返す。ところで、信
号記憶測定装置で？Ｌ）リガ点に応じて記憶回路の取り
込み（書込み）動作を制御している。よって、トリガ点
に対応する直列入力デジタル信号が記憶されている記憶
回路の記憶位置を知る事は、測定上極めて重要である。

しかし、従来の信号記憶測定装置では、同時に４クロッ
ク分である４ビツト（Ｎ＝４）のデジタル信号が４個の
記憶素子の同一アドレスに記憶されるので、どの記憶位
置がトリガ発生時点に対応するかを判別するのが困難で
あった。

［問題点を解決するための手段］ 本発明の信号記憶測定装置は、直列デジタル信号をＮビ
ット（Ｎは２以上の整数）の並列デジタル信号に変換す
る第１直並列変換回路と、この第１直並列変換回路から
の並列デジタル信号をラッチするラッチ回路と、このラ
ッチ回路からの並列デジタル信号を記憶する記憶回路と
、この記憶回路用のアドレス信号を発生するアドレス発
生器と、トリガ点を検出するトリガ回路と、このトリガ
回路の出力信号に応じて記憶回路の記憶動作を制御する
記憶制御回路と、トリガ回路の出力信号を受けＮビット
の並列デジタル信号に変換する第２直並列変換回路と、
トリガ回路がトリガ点を検出したかを直列デジタル信号
のＮビット（クロック）毎に判断してトリガ点が検出さ
れた時出力信号を発生する判断回路と、この判断回路が
出力信号を発生した時の第２直並列変換回路からの並列
デジタル信号及びアドレス発生器からのアドレス信号に
応じてトリガ点に対応する記憶回路の記憶位置を求める
処理手段とを具えいる。

［作用］ 本発明の信号記憶測定装置によれば、入力信号に応じた
デジタル信号、即ち、デジタル・オシロスコープ及び波
形記憶装置においてはアナログ入力信号を変換したデジ
タル信号、ロジック・アナライザにおいてはデジタル入
力信号と共に、トリガ回路の出力信号も直並列変換して
いる。よって、第１及び第２直並列変換回路の夫々の並
列出力信号の各ビットは、タイミング的に対応している
。

また、入力信号に応じたデジタル信号のＮビット（クロ
ック）毎に、このデジタル信号のＮクロ９９分を同時に
記憶回路に記憶させているので、Ｎビット（クロック）
期間毎にトリガ点を検出したかを判断している。よって
、トリガ点を検出した時の第２直並列変換回路の出力状
態から、トリガ点のビットが第１直並列変換回路の並列
デジタル出力信号のどのビット（即ち、記憶回路のどの
記管素子）に対応するかが判る。したがって、このトリ
ガ点を検出した時の第２直並列変換回路の出力状態と、
トリガ発生時のアドレス発生器のアドレス信号とから、
トリガ点に対応する記憶回路の記憶位置（即ち、どの記
憶素子のどのアドレスか）が判る。

［実施例］ 以下、添付図を参照して本発明の好適な実施例を説明す
る。第１図は、本発明をデジタル・オシロスコープ又は
波形記憶装置に適応した場合の好適な第１実施例のブロ
ック図である。この信号記憶測定装置全体の動作を制御
すると共に種々の処理を行う制御Ｈ／処理手段を、バス
（制細線、データ線及びアドレス線から成る）１０に接
続された中央処理装置（ＣＰＵ）１２、このＣＰＵ用の
プログラムを記憶するリード・オンリ・メモリ　（ＲＯ
Ｍ）１４、一時記憶装置として働くランダム・アクセス
・メモリ　（ＲＡＭ）１６、入力装置としてのキーボー
ド１８、測定結果を表示する表示器２０から構成する。

この制御／処理手段は、入力信号を取り込む際のクロッ
ク周波数を制御する信号ＴＢ、取り込みを開始する際の
制御信号ＡＣＱ及びＲなども発生する。

一方、入力端子２２の被測定アナログ入力信号をアナ四
グ・デジタル（Ａ／Ｄ）変換器２４及び比較器２６に供
給する。Ａ／Ｄ変換器２４は、タイム・ベース回路２８
からのクロック信号が発生する度に、アナログ入力信号
を１０ビツトのデジタル信号に変換する。このタイム・
ベース回路２８のクロック信号周波数は、制御信号ＴＢ
により決まる。比較器２６は、トリガ・レベルを決定す
るポテンショメータ３０からの可変直流電圧とアナログ
入力信号とを比較し、アナログ入力信号が可変直流電圧
を越すと、即ちトリガ点を検出すると、その出力レベル
が「低」レベルから「高」レベルに変化する。フリップ
・フロップ３２は、入力信号の取り込みが開始する際、
制御信号Ｒによりリセットされ、比較器２６の出力信号
の立ち上がり縁によりセットされる。よって、フリップ
・フロップ３２のＱ出力信号は、トリガ点以前は「低」
レベルであり、トリガ点以後「高」レベルになる。これ
ら比較器２６及びフリップ・フロップ３２がトリガ回路
を構成する。

ラッチ回路３４は、遅延素子３６を介してタイム・ベー
ス回路２８からのクロック信号を受ける度に、Ａ／Ｄ変
換器２４からの１０ビツトのデジタル信号及びフリップ
・フロップ３２からの１ビツトのデジタル信号をラッチ
する。なお、遅延素子３６は、Ａ／Ｄ変換器２４の遅延
時間を補償している。ラッチ回路３４にラッチされた入
力信号に対応する１０ビツトのデジタル信号をシフト・
レジスタ　（Ｓ／Ｒ）３８に供給し、またトリガ回路の
出力信号である１ビツトのデジタル信号をシフト・レジ
スタ４０に供給する。これらシフト・レジスタ３８及び
４０は、遅延素子３６及び４２を介したタイム・ベース
回路２８からのクロック信号に応じて、入力デジタル信
号を順次シフトして４ビツトの並列デジタル信号を発生
する直列入力並列出力型の直並列変換回路として働く。

特にシフト・レジスタ３８は、１０ビツトの並列デジタ
ル信号を受け、各ビットに対し直並列変換を行うので、
１０個のシフト・レジスタ素子から構成されている。な
お、遅延素子４２は、ラッチ回路３４の伝播遅延時間を
補償する。

シフト・レジスタ３８の出力信号、即ち、１０ビツトの
入力信号の各ビット毎に４ビツトに並列変換された合計
４０ビツトの出力信号をラッチ回路４４に供給し、シフ
ト・レジスタ４０の４ビツトの出力信号をラッチ回路４
６に供給する。４分の１分周器４８は、遅延素子４２か
らのクロック信号の周波数を４分の１に分周し、ラッチ
回路４４及び４６のラッチ動作を制御する。よって、こ
れらシフト・レジスタ及びラッチ回路の組合せ３８−４
４及び４０−４６により、ラッチ回路３８の出力信号、
即ち、入力信号に応じたデジタル信号及びトリガ回路２
６−３２からのデジタル信号の各ビット（クロック）の
期間が４倍に拡大されたことになる。記憶回路（メモリ
）５０（よ、１アドレスに１０ビツトのワードが記憶で
きるメモリ素子（ＲＡＭ）４個で構成され、これらメモ
リ素子は同一のアドレス信号でアドレス指定されて、ラ
ッチ回路４４の出力デジタル信号（４つの１０ビツト・
デジタル・ワード）を順次記憶する。これらシフト・レ
ジスタ３８、ラッチ回路４４及びメモリ５０の組合せは
、上述の特公昭５６−４３５４３号公報に開示された構
成と同じである。

しかし、本発明では、トリガ信号の発生時点のデジタル
信号が記憶されたメモリ５０の記憶位置を容易に判るよ
うに、以下に説明する構成を付加してし）る。すなわち
、オア・ゲート５２は、シフト・レジスタ４０の入力信
号及び最も古い出力信号（即ち、現在のトリガ出力信号
及び３クロツク前のトリガ出力信号）を受け、その出力
信号をＤフリップ・フロップ５４のＤ端子に供給してい
る。

このフリップ・フロップ５４は、そのクロック端子に４
分の１分周器４８からのクロック信号を受ける度にオア
・ゲート５２の出力信号をＱ出力とする。よって、オア
・ゲート５２及びフリップ・フロップ５４（よ、トリガ
回路２６−３２がトリガ点を検出したかを、入力信号の
Ｎクロック、即ちＮビット　（この実施例では４ビツト
）毎に判断して、トリガ点が検出された時に出力信号を
発生する判断回路となる。なお、トリガ回路はその出力
信号が、トリガ点で「低」レベルから「高」レベルに変
化し、トリガ点以降「高」レベルを維持することに留意
されたし）。

判断手段がトリガ時点を検出すると、フリップ・フロッ
プ５４のＱ出力信号が「高」レベルになす、この「高」
レベルがシフト・レジスタ４０のホールド端子Ｈに供給
されて、シフト・レジスタ４０の状態を保持する。よっ
て、トリガ点慰降、シフト・レジスタ４０の出力信号は
変化しないので、ラッチ回路４６はそのラッチ状態、即
ち、トリガ点を含むシフト・レジスタ４０の出力信号を
ラッチし続けろ。フリップ・フロップ５４は、その後も
引き続きクロックされるカベオア・ゲート５２の出力レ
ベルが「高」なので、フリップ・フロップ５４のＱ出力
信号は「高」レベルを維持する。

一方、フリップ・フロップ５６は、入力信号の取り込み
開始時に制御信号ＡＣＱによりセットされるので、その
Ｑ出力は「高Ｅレベルになっており、アンド・ゲート５
８は４分の１分周器４８からのクロック信号を通過させ
る。このアンド・ゲート５８からのクロック信号を、メ
モリ５０のライト・イネーブル端子ＷＥと、遅延カウン
タ６０、アドレス・カウンタ６２及びフリップ゛フロッ
プ６４のクロック端子とに供給する。よって、アドレス
・カウンタ６２は、書込み動作が開始すると４分の１に
分周されたクロック信号を計数して、その計数出力をア
ドレス信号としてメモリ５０のアドレス端子ＡＤに供給
する。ところで、メモリ５０の全アドレスに新たな入力
信号に対応するデジタル信号を書き込まなし）うちにト
リガ点を検出して書込み動作が停止してしまうと、以前
から記憶されてし）るデジタル信号と新たに記憶された
デジタル信号がメモリ５０に混在してしまい、新たな入
力信号の回定が困難となる。そこで、この実施例では、
アドレス・カウンタ６２がメモリ５０の全アドレスに新
たな入カイ：号を書き込むと、即ち、第１回目のオバー
フロー信号を発生すると（アドレス・カウンタ６２は、
メモリ５０の最小アドレスから最大アドレスまで出力す
る）、フリップ・フロップ６６がセットされ、そのＱ出
力が「高」レベルになる。この「高」レベルによりフリ
ップ・フロップ３２がイネーブルされて、比較器２６の
出力信号に応答できるようにしてし）る。

すなわち、メモ１１５０の全アドレスに入力信号が書き
込まれるまで、トリガに応答できないようになっている
。

遅延カウンタ６０は、フリップ・フロップ５４のＱ出力
が「高」レベルになると、アンド・ゲート５８からのク
ロック信号の計数を開始する。この遅延カウンタ６０は
、トリガ点以後の所望数のクロック信号を計数した後、
メモリ５０の書込み動作を停止させ、トリガ点以後の入
力信号も３１Ｊ定できるようにする機能がある。この所
望数の計数値は、制御／処理手段により予め遅延〉フウ
ンタ６０に設定される。すなわち、遅延カウンタ６０が
所望数のクコツク信号を計数し終わると、トＬレベルを
フリップ・フロップ６４のＤ端子に供給する。よって、
そのＱ出力も「高」レベルとなり、フリップ・フロップ
５６をリセットするので、アンド・ゲート５８がもはや
クロック信号を通過させなくなり、アドレス・カウンタ
６２及び遅延カウンタ６０は計数を停止し、メモリ５０
にはライト・イネーブル信号が供給されず、書込み動作
を停止する。

一方、マルチプレクサ（ＭＵＸ）６ｇは、遅延カウンタ
６０の出力が「低」レベルのとき「低」レベルＬ）！ｅ
選択し、遅延カウンタ６０の出力が「高」レベルのとき
ラッチ回路４６の出力信号を選択し、選択した出力信号
をメモリ５０のチップ・セレクト端子ＣＥに供給する。

このマルチプレクサ６８の作用については詳細に後述す
る。これら遅延カウンタ６０及びマルチプレクサ６８が
記憶制御回路となる。メモリ５０への入力信号の取り込
みが完了すると、必要に応じてメモリ５０の記憶内容を
表示器２０に表示する。なお、この表示器２０は、デジ
タル信号をアナログ信号に変換するアナログ・デジタル
変換器、表示メモリ、表示制陣回路などを備えている。

以上のように構成された第１図の信号記憶測定装置は、
次のように動作する。まず操作者は、キーボード１８に
より取り込みクロック周波数及び遅延クロック数を設定
すると共に、ポテンショメータ３０によりトリガ・レベ
ルを設定する。次に取り込み開始指令をキーボード１８
から入力すると、制御／処理手段はフリップ・フロップ
６４及び６６とカウンタ６０及び６２をリセットし、フ
リップ・フロップ５６をセットする。よって、フリップ
・フロップ３２は動作禁止状態であり、フリップ・フロ
ップ５６はリセットされない。また、制御／処理手段が
ＡＣＱ信号を発生して、フリップ・フロップ５６をセッ
トするので、アンド・ゲート５８は４分の１に分周され
たクロック信号を通過させる。マルチプレクサ６８は「
低」レベルを選択しているので、メモリ５０の４個のメ
モリ素子は総て動作状態にある。

上述の如く、シフト・レジスタ３８及びラッチ回路４４
により各ビット（クロック）の期間が４倍に引き伸ばさ
れたデジタル信号カベアドレス・カウンタ６２からのア
ドレス信号により、メモリ５０の各素子に記憶される。

各メモリ素子の全アドレスにデジタル信号が記憶される
と、アドレス・カウンタ６２がオバーフロー信号を発生
し、フリップ・フロップ６６をセットする。よって、フ
リップ・フロップ３２が動作可能となる。その後、トリ
ガ回路２６−３２がトリガ点を検出すると、フリップ・
フロップ３２の出力が「高」レベルに変化する。すると
、ラッチ回路３４のトリガ出力も「高」レベルに変化す
るので、オア・ゲート５２の出力も「高」レベルになる
。しかし、フリップ・フロップ５４は、分周器４８によ
り４クロツク毎にしかクロックされないので、次の分周
器４８からの出力でクロックされて、シフト・レジスタ
４０をホールド（保持）状態にする。すなわち、４ｎ＋
１（ｎ！ま任意の整数）クロック目がトリガ点の場合、
シフト・レジスタ４０の保持内容は１０００　　（ＬＳ
Ｂが最も古いビット）となり、４ｎ＋２クロツク目がト
リガ点の場合、シフト・レジスタ４０の保持内容は１１
００となり、４ｎ＋３クロツク目がトリガ点の場合、シ
フト・レジスタ４０の保持内容は１１１０となり、４ｎ
＋４クロツク目がトリガ点の場合、シフト・レジスタ４
０の保持内容は１１１１又は００００となる。シフト・
レジスタ４０に保持されたこのデジタル・データがラッ
チ回路４６にラッチされる。なお、オア・ゲート５２の
シフト・レジスタ４０の出力ｍからの入力が「高」レベ
ルのとき、ラッチ回路３４からの入力は必ず「高ｊレベ
ルであるカベンフト・レジスタ４０の保持内容には上述
の如く００００及び１１１１の場合があるので、オア・
ゲート５２が必要となる。

一方、フリップ・フロップ５４のＱ出力が「高」レベル
になると、遅延カウンタ６０が計数を開始する。このカ
ウンタ６０は、設定されたクロック数を計数すると、上
述のごとくアンド・ゲート５８が閉じてカウンタ６０及
び６２：よ計数を停止する。またこの時、マルチプレク
サ６８が切り替り、ラッチ回路４６の出力信号がメモリ
５０のチップ・セレクト端子ＣＥに供給されるので、書
込み動作の最終アドレスにおし）で、トリガ点より４ｍ
（ｍは４分の１に分周された遅延クロック数）クロック
目以後に対応するメモリ素子は書込み動作を行わない。

このことにより、４クロツク毎のメモリへの書込みにも
かかわらず、同一アドレスのメモリ素子を選択的に書込
み動作とすることにより、トリガ点検出後の４ｍクロッ
ク目に正確に書込み動作を停止できる。

入力信号の取り込み（書込み）動作終了後、メモリの記
憶内容を、必要に応じて表示器２０に表示したり、ＣＰ
Ｕ１２で計算したりする。また、ＣＰＵ１２は、ＲＯＭ
１４のプログラムに従って次の動作を行う。すなわち、
まず、ラッチ回路４６の記憶内容、アドレス・カウンタ
６２の最終アドレスを読み取り、アドレス・カウンタ６
２の値から遅延カウンタ６ｏの設定値を減算する。この
結果からトリガ点が存在するメモリのアドレスが判る。

また、ラッチ回路４６の内容からどのメモリ素子がトリ
ガ点に対応するかが判る。これ等を総合的に判断すれば
、トリガ点の入力信号を記憶したメモリ５０の記憶位置
が求まる。

第２図（よ、本発明の信号記憶測定装置をロジック・ア
ナライザに適用した場合の部分的ブロック図である。こ
の実施例では、比較器１００〜１１８は夫々入力端子８
０〜９８からのデジタル信号をポテンショメータからの
スレシュホールド電圧と比較し、ロジック・レベルを確
定する。ラッチ回路１２２は、第１図のタイム・ベース
回路２８からのクロック信号により比較器１００〜１１
８の出力信号をラッチして、サンプリング回路として働
く。ワード・リコグナイザ１２４は、ラッチ回路１２２
の出力信号から所望のトリガ・ワードを検出する、即ち
、トリガ点を検出するトリガ回路である。ラッチ回路３
４は、遅延素子１２６を介してラッチ回路１２２の出力
信号を受けると共に、ワード・リコグナイザ１２４の出
力信号を直接受け、遅延素子３６を介したタイム・ベー
ス回路２８からのクロック信号に応じてこれら入力信号
をラッチする。なお、遅延素子１２６は、ワード・リコ
グナイザ１２４の伝播遅延時間を補償する。ラッチ回路
３４の出力信号は、第１図のシフト・レジスタ３８及び
４０並びにオア・ゲート５２に加わる。その他の構成及
び動作は第１図の場合と同じである。

第３図は第２図の変更例を示す。この実施例では、直列
デジタル信号の各ビット、即ちクロックを１６倍に引き
伸ばすと共に、所定期間毎の最大値及び最小値も検出で
きるようになってし）る。なお、タイム・ベース回路２
８からのクロック信号はブシュプル増幅器１３０により
１８０度位相の異なる信号に変換される。単に１６倍に
引き伸ばす場合は、マルチプレクサ１４０がブシュプル
増幅器１３０からのクロック信号を選択し、ラッチ回路
１３２及び１３６のクロック端子に供給する。

一方、マルチプレクサ１６０（よブシュプル増幅器１３
０及び遅延素子１４８からのクロック信号を選択する。

ラッチ回路１３２及び１３６はラッチ回路３４の出力信
号を交互にラッチし、ラッチ回路１４２及び１４４が夫
々ラッチ回路」３２及び１３６の出力信号をこれらラッ
チ回路１３２及び１３６の２倍の周期でラッチするので
、各デジタル信号の各ビット（クロック）期間が２倍に
伸びたことになる。ラッチ回路１４２及び１４４の出力
信号は、夫々第１図の場合と同様に更に４倍に引き伸ば
される。そのための回路構成は第１図の場合と同様であ
るが、ラッチ回路１４２及び１４４の夫々に２組のシフ
ト・レジスタが設けられてる。また、ラッチ回路４４及
び４６のビット数も８ビツトに増加している。

デジタル・オシロスコープや波形記憶装置におけるエン
ベロープ・モードは、所定期間毎に最大値及び最小値を
求め、これら値を記憶する。そのためこの実施例では、
タイム・ベース回路２８が高し）周波数のクロック信号
をラッチ回路３４及びブシュプル増幅器１３０に供給し
、低し）周波数のクロック信号を遅延素子１５０を介し
てマルチプレクサ１６０に供給する。マルチプレクサ１
６０は遅延素子１５０を接続し、マルチプレクサ１４０
はデジタル比較器１３４及び１３８の出力信号を夫々ラ
ッチ回路１３２及び１３６に供給する。

デジタル比較器１３４は、ラッチ回路１３２の出力信号
よりもラッチ回路３４の出力信号が大きい場合に出力信
号を発生し、ラッチ回路３４からの大きい方のデジタル
信号を新たにラッチ回路１３２にラッチさせる。同様に
、デジタル比較器１３８は、ラッチ回路１３６の出力信
号よりもラッチ回路３４の出力信号が小さい場合に出力
信号を発生し、ラッチ回路３４からの小さい方のデジタ
ル信号を新たにラッチ回路１３６にラッチさせる。

これらラッチ回路１３２及び１３６にラッチされたデジ
タル信号は、低い周波数のクロック信号が発生する度に
ラッチ１４２及び１４４にラッチされる。よって、低い
周波数の方のクロック信号ノ各周期毎の最大値及び最小
値を検出できる。ラッチ回路１４２及び１４４の出力信
号は、第１図の場合と同様に夫々４倍に引き伸ばされて
、メモリ５０に記憶される。

上述は本発明の好適な実施例についてのみ説明したが、
本発明の要旨を逸脱することなく種々の変更が可能であ
る。例えば、トリガ回路；よ入力信号でなく外部トリガ
信号からトリガ点を検出してもよい。また、本発明をロ
ジック・アナライザに適用した場合、トリガ回路はシー
ケンシャル・トリガ機能を備えてもよい。更に、記憶回
路は、記憶素子のデータ幅に応じて適当に構成できろ。

、［発明の効果］ 上述の如く本発明によれば、直並列変換回路及びラッチ
回路を用いて入力デジタル信号のビット（クロック）期
間を引き伸ばして、複数の記憶位置に同時に記憶しても
、トリガ点を検出したときの信号が記憶されている記憶
位置を簡単に知る事ができる。

【図面の簡単な説明】

第１図は本発明の好適な第１実施例のブロック図、第２
図は本発明の好適な第２実施例の部分的なブロック図、
第３図は本発明の好適な第３実施例の部分的なブロック
図である。 図において、１２〜１６は処理手段、２６−３２及び１
２４はトリガ回路、３８は第１直並列変換回路、４０は
第２直並列変換回路、４４はラッチ回路、５０は記憶回
路、６２はアドレス発生器、５２−５４は判断回路、６
０−６８は記憶制御回路である。

Claims (1)

【特許請求の範囲】
1. 直列デジタル信号をＮビット（Ｎは２以上の整数）の並
   列デジタル信号に変換する第１直並列変換回路と、該第
   １直並列変換回路からの並列デジタル信号をラッチする
   ラッチ回路と、該ラッチ回路からの並列デジタル信号を
   記憶する記憶回路と、該記憶回路用のアドレス信号を発
   生するアドレス発生器と、トリガ点を検出するトリガ回
   路と、該トリガ回路の出力信号に応じて上記記憶回路の
   記憶動作を制御する記憶制御回路と、上記トリガ回路の
   出力信号を受けＮビットの並列デジタル信号に変換する
   第２直並列変換回路と、上記トリガ回路が上記トリガ点
   を検出したかを上記直列デジタル信号のＮビット毎に判
   断して上記トリガ点が検出された時出力信号を発生する
   判断回路と、該判断回路が出力信号を発生した時の上記
   第２直並列変換回路からの並列デジタル信号及び上記ア
   ドレス発生器からのアドレス信号に応じて上記トリガ点
   に対応する上記記憶回路の記憶位置を求める処理手段と
   を具えたことを特徴とする信号記憶測定装置。