JPS60194369A - 信号記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はクロック信号に応じて入力信号を記憶回路に記
憶する信号記憶装置に関する。

〔発明の背景〕

信号記憶装置には波形記憶装置（別名、トランジェント
・デジタイザ、トランジェント・レコーダ、波形デジタ
イザ、又はデジタル・オシロスコープ）やロジック・ア
ナライザがある。波形記憶、。

装置は、アナログ入力信号をアナログ・デジタル（Ａ／
Ｄ　）変換器によりデジタル信号に変換し、クロック信
号に同期してこのデジタル信号をデジタル記憶回路に記
憶し、記憶したデジタル信号をデジタル・アナログ（Ｄ
／Ａ　）変換器でアナログ信号に変換するものである。

なお、波形記憶装置には、アナログ入力信号をクロック
信号に同期してＣＣＤ等のアナログ記憶回路に記憶する
型式もある。′また、ロジック・アナライザはロジック
（デジタル）信号をクロック信号に同期してデジタル記
憶回路に記憶するものであり、　Ａ／Ｄ変換器及びＤ／
Ａ変換器を除けば、原理的には波形記憶装置と類似して
いる。これら信号記憶装置はトリガ信号発生以前の入力
信号も記憶、即ち測定できるため、非常に便利である。

ところで、これら信号記憶装置により、入力信号全体を
測定しながら、トリガ信号が発生した注目部分（例えば
トランジェント発生部分）を詳細に測定したい場合があ
る。この場合、クロック周波数を低くすれば、限られた
記憶容量の記憶回路に入力信号全体を記憶できるが、注
目部分を詳細に測定することはできない。また、クロッ
ク周波数を高くすれば、注目部分を詳細に測定できるが
、波形全体を測定するには非常に大きな記憶容量が必要
となる。

〔従来技術とその問題点〕

このような問題を解決するため、従来いくつかの提案が
行なわれている。これら従来技術の１つは特開昭５７−
３３３６３号（又は特開昭５８−２２４４９８号）公報
に開示されている。信号記憶装置が波形記憶装置とすれ
ば、この従来技術は、第１図の如く低周波クロック信号
りに応じて入力信号■を第１記憶回路に記憶し、高周波
クロック信号Ｈに応じて入力信号■を第２記憶回路に記
憶する。そして、トリガ回路により検出したトリガ時点
Ｔ２（又はＴ４）から所定クロック数を計数して第１及
び第２記憶回路の書込みモードを停止し、第１記憶回路
には時点ＴＯ及び７７間にわたって入力信号全体を大ざ
っばに記憶し、第２記憶回路には時点Ｔ１及びＴ６間に
わたって入力信号の注目部分（トランジェント）を細か
く記憶する。よって入力信号全体を測定できると共に、
入力信号のトランジェントを詳細に測定できる。しかし
、低周波クロック信号りの連続するパルス聞に入力信号
のトランジェントが発生した場合、第１記憶回路はこの
トランジェントを何ら記憶しない。よって、第１記憶回
路に記憶された入力信号を再生（読出）しても、トラン
ジェントが入力信号全体のどの部分に対応するかの判断
が困難となる。また、クロック信号りの周波数をある程
度高くすれば、第１記憶回路にトランジェントの少なく
とも一部を記憶できるだろうが、入力信号全体を記憶す
るためには第１記憶回路が大容量でなければならない。

他の従来技術は特開昭５４−６０５４３号（又は特開昭
５５−１５４４１５号）公報に開示されており、第１図
のＣＩ（又はＣ２）に示す如くトリガ時点Ｔ２（又はＴ
４）からクロック信号周波数を切替えて入力信号を記憶
回路に記憶している。よって、トリガ時点前（又は後）
を大ざっばに測定できると共に、トランジェントを詳細
に測定できる。更に、入力信号全体とトランジェントと
の関係も容易に判断できる。しかし、クロック信号が０
１の場合、トランジェントの初めの部分を測定できず、
またクロック信号がＣ２の場合、トランジェントの終わ
りの部分を測定できない。

上述の従来技術を波形記憶装置の代りにロジック・アナ
ライザに適用しても、同じ問題が生じる。

〔発明の目的〕

したがって、本発明の目的の工つは上述の従来技術の欠
点を改善した信号記憶装置の提供にある。

本発明の他の目的は、入力信号全体を大ざっばにかつ入
力信号の注目部分全体を詳細に測定できると共に、入力
信号の全体と注目部分との関係が容易に判断できる信号
記憶装置の提供にある。

〔発明の概要〕

本発明の信号記憶装置は、トリガ信号が発生すると第１
クロツク信号からこの第１クロツク信号と周波数の異な
る第２クロツク信号に切替えるスイッチと、第１書込み
制御回路の制御により、このスイッチからのクロック信
号に応じて入力信号のトリガ信号発生前後を記憶する（
書込む）第１記憶回路と、第１及び第２クロツク信号の
内周波数の高い方のクロック信号に応じて入力信号を記
憶する第２記憶回路とを具えている。第２書込み制御回
路の制御によりこの第２記憶回路は、第１クロツク信号
の周波数が第２り「」ツク信号よりも低い場合、トリガ
信号が発生する直前の入力信号を記憶し、また第１クロ
ツク信号の周波数が第２クロツク信号よりも高い場合、
トリガ信号が発生した直後の入力信号を記憶している。

よって、第１記憶回路への入力信号の記憶は上述の第２
の従来技術と同様であるが、第１記憶回路に細かく記憶
されない入力信号の注目部分の初めの部分又は終わりの
部分は第２記憶回路に細かく記憶されている。したがっ
て、入力信号全体を大ざっばにかつ入力信号の注目部分
全体を詳細に測定できると共に、入力信号の全体と注目
部分との関係が容易に判断できる。

〔発明の実施例〕

以下、添伺図を参照して本発明の好適な実施例を説明す
る。第２図は本発明の第１実施例のブロック図を示し、
信号記憶装置が波形記憶装置の場合である。入力端子１
０のアナログ入力信号をＡ／Ｄ変換器１２に供給してデ
ジタル信号に変換すると共に、このアナログ入力信号を
トリガ回路１４に供給してトリガ信号を発生する。この
ｌ−ＩＪガ回路１４は第３図に示す如く、入力端子１０
からの入力信号とポテンショメータ１６からのトリガ・
レベルとを比較する比較器１８と、この比較器１８の出
力信号によりクロックされるＤ型フリップ・フロップ２
０とで構成する。よって、トリガ回路１４は入力信号が
トリガ・レベルを超すと、「低」レベルから「高ルベル
に変化するトリガ信号を発生する。なお、フリップ・フ
ロップ２０は書込みモードの初めにリセットされる。Ａ
／Ｄ変換器１２のデジタル出力信号を第１記憶回路２２
及び第２記憶回路２４に供給する。これら第１及び第２
記憶回路２２及び２４は例えばランダム・アクセス・メ
モＩＪ（ＲＡＭ）である。第１及び第２記憶回路２２及
び２４から読出したデジタル信号はマルチグンクサ（Ｍ
ＵＸ）を介してＤ／Ａ変換器２８に供給してアナログ信
号に戻し、例えばＣＲＴである表示器３０の垂直偏向手
段に供給する。

クロック発生器３２は例えば第４図に示す如く、水晶発
振器である基準クロック発生器３４と、この発生器３４
の出力信号を分周して複数の分周出力を発生する分周器
３６と、この分周器３６の出力信号から１つを夫々選択
するＭＵＸ３８及び４０とで構成する。なお、ＭＵＸ３
８及び４０を外部からの制御信号により制御してもよい
し、ＭＵＸの代りに機械的スイッチを利用してもよい。

ＭＵＸ　３８の出力端を端子Ｈとし、ＭＵＸ４０の出力
端を端子りとして、端子Ｈのクロック信号の周波数は端
子りのクロック信号よりも通常は高くする。クロック発
生器３２の端子Ｈからの高周波クロック信号はＡ／Ｄ変
換器１２、切替手段である電子スイッチ４２、及び第２
書込み制御回路４４に供給し、端子りからの低周波クロ
ック信号はスイッチ４２に供給する。スイッチ４２が選
択したクロック信号は第１書込み制御回路４６及び書込
み／読出しくＷ／Ｒ）制御回路４８に供給する。トリガ
回路１４からのトリガ信号によりスイッチ４２の切替え
動作を制御すると共に、このトリガ信号を第１及び第２
書込み制御回路４６及び４４並びにＷ／Ｒ制御回路４８
に供給する。

Ｗ／Ｒ制御回路４８は信号記憶装置の書込みモード及び
読出しモードを制御するための回路であり、例えば第５
図に示す如く、クロック端子Ｃにスイッチ４２からのク
ロック信号を受け、イネーブル（付勢）端子Ｅにトリガ
回路１４からのトリガ信号を受けるプログラマブル・カ
ウンタ５０と、このカウンタ５０のキャリ・アウト信号
及びスイッチ５２が選択したロジック・レベルを受ける
ロジック回路５４とで構成する。よって、スイッチ５２
が書込みモード（Ｗ）を選択した場合、カウンタ５０は
トリガ信号発生後にイネーブルされてスイッチ４２から
のクロック信号の計数を開始し、設定した数だけクロッ
ク・パルスを計数するとキャーリ・アウト信号を発生す
る。このキャリ・アウト信号によりロジック回路５４か
らのＷ／Ｒ制御信号を「高」レベルから１低」レベルに
変化させる。また、スイッチ５２が読出しモード（Ｒ）
を選択した場合、Ｗ／Ｒ制御信号は常に「低」レベルで
ある。

このＷ／Ｒ制御信号は、第１及び第２記憶回路２２及び
２４の書込み及び読出しモードを制御すると共に、ＭＵ
Ｘ５６及び５８の選択動作を制御し、更に第１及び第２
書込み制御回路４６及び４４並びに読出し制御回路６０
を制御する。

第１書込み制御回路４６は第１記憶回路２２用の書込み
アドレス信号を発生する回路であり、例えば第６図に示
す如く、クロック端子Ｃにスイッチ４２からのクロック
信号を受け、イネーブル端子Ｅ輌Ｗ／Ｒ制御回路４８か
らのＷ／Ｒ制御信号を受けるカウンタ６２と、このカウ
ンタ６２の計数出力をトリガ信号に応じてランチするラ
ンチ回路６４とから構成される。即ち、カウンタ６２は
書またランチ回路６４はトリガ信号発生時点のアドレス
信号をラッチして、読出し制御回路６０に供給する。一
方、第２書込み制御回路４４は第２記からの高周波りａ
ツク信号を受け、反転イネーブル端子にトリガ信号を受
けるカウンタ６６と、このカウンタ６６の計数出力をト
リガ信号に応じてラッチするランチ回路６８とを具えて
いる。カウンタ６６はトリガ信号が発生するまで高周波
クロック信号を計数してアドレス信号を発生し、このア
ドレス信号をＭＵＸ５８に供給する。なお、トリガ信号
が発生すると、カウンタ６６は計数を停止することに注
意されたい。丑たラッチ回路６８はトリガ信号が発生し
た時点のアドレス信号をラッチし、読出し制御回路６０
に供給する。なお、カウンタ６２及び６６の最大計数値
は夫々記憶回路２２及び２４の容量で決捷る。

読出し制御回路６０は第１及び第２記憶回路２２及び２
４用の読出しアドレス信号を発出し、ＭＵＸ２６の選択
動作を制御し、更に水平掃引用のデジタル信号を発生し
てＤ／Ａ変換器７０に供給する。

このＤ／Ａ変換器７０は水平掃引信号（階段波）を発生
して表示器３０の水平偏向手段に供給する。

読出し制御回路６０は、例えば第８図の如き構成である
。演算回路７２は例えばマイクロプロセツサ・７ステム
であり、Ｗ／Ｒ制御回路４８からＷ／Ｒ制御信号を受け
ると共に、第１及び第２書込み制御回路４６及び４４か
らトリガ時点のアドレス信号を受けて種々の演算を行な
う。この演算結果をラッチ回路７４及び７６に供給する
と共に、アドレス・カウンタ７８及び８０にプリセット
する。

クロック発生器８２は読出しクロック信号を発生し、カ
ウンタ８４はこのクロック信号を計数して掃引用デジタ
ル信号を発生する。なお、カウンタ８４の最大計数値は
記憶回路２２及び２４の容量の和にほぼ対応する。この
デジタル信号をＤ／Ａ変換器７０及び演算回路７２に供
給する。デジタル比較器８６はラッチ回路７４及びカウ
ンタ８４の出力信号を比較し、これら出力信号が一致す
るとＤ型フリップ・フロップ８８をクロックする。同様
に、デジタル比較器９０はラッチ回路７６及びカウンタ
８４の出力信号を比較し、これら出力信号が一致すると
Ｄ型フリップ・フロップ９２をクロックする。フリップ
・フロップ８８及び９２はＤ端子に「高」レベルを受け
ているので、夫々比較器８６及び９０の出力信号をラッ
チする。また、これらフリップ・フロップ８８及び９２
は読出しモードの初めにリセットされる。排他的オア・
ゲート９４はフリップ・クロック８８及び９２のＱ出力
を受ける。アンド・ゲート９８はインバータ９６を介し
て排他的オア・ゲート９４の出力信号を受け、クロック
発生器８２からの読出しクロック信号をカウンタ７８の
クロック端子Ｃに通過させる。またアンド・ゲートｉｏ
ｏは排他的オア・ゲート９４の出力信号を受け、読出し
クロック信号をカウンタ８０のクロック端子Ｃに通過さ
せる。

排他的オア・ゲート９４の出力信号はＭＵＸ２６の選択
を制御し、カウンタ７８及び８ｏの計数出力は夫々第１
及び第２記憶回路２２及び２４の読出しアドレス信号と
なる。なお、カウンタ７８及び８０の最大計数値は夫々
カウンタ６２及び６６と同じである。

次に第１図のタイミング図を参照して、第２図の書込み
動作を説明する。クロック発生器３２は端子Ｈ及びＬに
夫々高周波クロック信号Ｈ及び低周波クロック信号りを
発生しており、スイッチ４２は端子りを選択している。

また、入力端子１ｏには入力信号■が供給されているの
で、Ａ／Ｄ変換器１２は高周波クロック信号Ｈに応じて
入力信号■をサンプリングし、デジタル信号に変換して
いる。

Ｗ／Ｒ制御回路４８は書込みモードなので、そのＷ／Ｒ
制御信号は「高」レベルであり、第１及び第２記憶回路
２２及び２４は書込みモードであり、ＭＵＸ５６及び５
８は夫々第１及び第２書込み制御回路４６及び４４を選
択している。第１書込み制御回路４６は低周波クロック
信号りに応じて低速アドレス信号を発生しており、第１
記憶回路２２は低周波クロック信号りの発生した際の入
力信号■のデジタル値をこの低速アドレス信号に応じて
順次記憶していく。寸だ、第２書込み制御回路４４は高
周波クロック信号Ｈに応じて高速アドレス信号を発生し
ており、第２記憶回路２４は高周波クロック信号■］の
発生し７た際の入力信号■のデジタル値をこの高速アド
レス信号に応じて順次記憶していく。低速アドレス信号
により記憶を行なう第１記憶回路２２も、高速アドレス
信号により記憶を行々う第２記憶回路２４も共に、共通
のＡ／Ｄ変換器の出力デジタル信号を受けていることに
注意されたい。

時点Ｔ２において、トリガ回路１４が入力信号■のトリ
ガ・レベルを検出するとトリガ信号が発生、即ちトリガ
回路１４の出力信号が「低」レベルから「高」レベルに
変化する。すると、スイッチ４２は切替わり、端子Ｈを
選択するので、第１書込み制御回路４６は高周波クロッ
ク信号に応じてアドレス信号を発生する。よって、第１
記憶回路２２は高周波クロック信号Ｈの発生した際の入
力信号■のデジタル値を引続き記憶する。なお、第１書
込み回路４６のラッチ回路６４は、トリガ時点Ｔ２の第
１記憶回路用アドレス信号をラッチする。一方、第２書
込み制御回路４４は、トリガ信号の発生によりカウンタ
６６の計数が停止するため、トリガ時点Ｔ２以降に新た
なアドレス信号を発生しない。よって、第２記憶回路２
４はＡ／Ｄ変換器１２からの新たなデジタル信号を記憶
せず、トリガ時点Ｔ２以前の入力信号■のデジタル値を
記憶している。この記憶する量は第２記憶回路２４の記
憶容量で決まり、例えば時点Ｔ１及びＴ３間において高
周波クロック信号Ｈの発生した際の入力信号■のデジタ
ル値を記憶する。第２記憶回路２４は第１記憶回路２２
の補助なので、その記憶容量は小さくてよい。また、第
２書込み制御回路４４のランチ回路６８はトリガ時点Ｔ
２の第２記憶回路用アドレス信号をランチする。

この場合、スイッチ４２の出力クロック信号は第１図の
０１となる。また、トリガ信号によりＷ／Ｒ制御回路４
８のカウンタ５０がイネーブルされ、クロック信号Ｃ１
をトリガ時点Ｔ２以後に計数する。予め設定された数だ
けのクロック・パルスを割数すると、Ｗ／Ｒ制御信号が
反転して、第１書込み制御回路４６はアドレス信号の発
生を停止し、第１記憶回路２２も１゛込みモードを停止
する。よって、第１記憶回路２２は、例えば時点ＴＯ及
びＴ６間においてクロック信号Ｃ１の発生した際の入力
信号■のデジタル値を記憶する。入力信号■の注目部分
の初めの部分（時点Ｔ１及び１２間の部分）は第１記憶
回路２２に細かく記憶されていないが、この部分は第２
記憶回路２４に細かく記憶されている点に注意されたい
。寸だ、第１記憶回路２２は入力信号■の全体を荒く、
注目部分を細かく記憶している点にも注意されたい。な
お、トリガ時点Ｔ２が高速クロック信号Ｈと同期してい
ない場合は、高速クロック信号Ｈの次のパルス（時点Ｔ
３）からカウンタ５０及び６２が計数を行なっている。

読出しモードによりＷ／Ｒ制御回路４８からのＷ／Ｒ制
御信号が「低」レベルになると、第１及び第２記憶回路
２２及び２４は読出し状態となり、ＭＵＸ５６及び５８
は読出し制御回路６０からのアドレス信号を選択する。

この読出しモードにおいては、読出し制御回路６０及び
ＭＵＸ２６が、時点ＴＯ及びＴ１間に対応する信号を第
１記憶回路２２から順次読出し、その後時点Ｔ１及び１
２間に対応する信号を第２記憶回路２４から順次読出し
、更に時点Ｔ２及びＴ６間に対応する信号を第１記憶回
路２２から順次読出せばよい。即ち、第１記憶回路２２
に記憶された時点ＴＩ及び１２間に対応する信号部分を
第２記憶回路２４に置換すればよい。

この読出しモードの動作を第８図により更に説明する。

第１及び第２記憶回路２２及び２４は最終アドレスまで
書込むと最初のアドレスに戻り、再び最終アドレスに向
って順次書込むものであり、また第１及び第２記憶回路
の記憶容量は異なるため、トリガ時点のアドレスは互い
に独立している。

また第１及び第２記憶回路２２及び２４に記憶されてい
る最初の（即ち最も古い）デジタル信号のアドレスも互
いに独立している。よって、読出しモードの初めにおい
て、演算回路７２は、第１書込み制御回路４６からのト
リガ時点のアドレスと、Ｗ／Ｒ制御回路４８のカウンタ
５０の設定値と、第１記憶回路２２の記憶容量（最終ア
ドレス）とから、第１記憶回路の最初のデジタル値のア
ドレス（時点ＴＯに対応）を計算し、カウンタ７８にグ
リセノドする。また、演算回路７２は、第２書込み制御
回路４４からのトリガ時点のアドレスの次のアドレスを
、第２記憶回路２４の最初のデジタル値のアドレス（時
点Ｔ１に対応）とし、カウンタ８０にグリセノドする。

更に、演算回路７２は高周波及び低周波クロック信号の
周期、第２記憶回路２４の容量、トリガ時点のアドレス
等から、時点ＴＯ及びＴ１間の低周波クロック信号りの
パルス数をめてラッチ回路７４にラッチすると共に、こ
のパルス数と時点ＴＩ及び１２間の高周波クロック信号
Ｈのパルス数との和をめてランチ回路７６にラッチする
。また、演算回路７２は時点Ｔ１及び１２間における低
周波クロック信号りのパルス数もめる。

カウンタ８４の計数値が０（時点ＴＯに対応）になると
、演算回路７２はフリップ・フロッグ８８及び９２をリ
セットする。よって、排他的オア・ゲート９４の出力信
号は「低」レベルであり、ゲート９８はオンし、ゲート
１００はオフとなる。よって、カウンタ７８はカウンタ
８４と同期して、読出しクロック信号を計数し、第１記
憶回路２２から順次デジタル信号を読出す。なお、この
際、ゲート９４の出力信号によりＭＵＸ２６は第１記憶
回路を選択している。比較器８６が時点Ｔ１に対応する
アドレスを検出すると、フリップ・フロップ８８の出力
信号は「高」レベルに反転し、排他的オア・ゲート９４
の出力信号も「高」レベルに反転する。よって、ＭＵＸ
２６は第２記憶回路２４を選択し、ゲート９８はオフと
なり、カウンタ７８は計数を停止する。一方、ゲート１
００はオンとなり、カウンタ８０はカウンタ８４と同期
して読出しクロック信号を計数し、第２記憶回路２４か
らデジタル信号を順次読出す。捷た、演算回路７２は時
点Ｔ１及び１２間の低周波クロック信号のパルス数分だ
けカウンタ７８の計数内容を進める。比較器９０がトリ
ガ時点Ｔ２（実際には時点Ｔ３）に対応するアドレスを
検出すると、フリップ・フロップ９２の出力信号は「高
」レベルに反転し、排他的オア・ゲート９４の出力信号
は「低」レベルに反転する。よって、ＭＵＸ２６は第１
記憶回路を選択し、ゲート１００がオフとなシ、カウン
タ８０は計数を停止する。一方、ゲート９８は再びオン
となり、カウンタ７８は時点Ｔ３に対応するアドレスか
ら計数を再開する。カウンタ７８及び８４が時点Ｔ６に
対応するアドレスまで計数すると、初めの状態に戻り、
上述の動作を繰返す。したがって、時点ＴＯ及びＴ１間
、並びに時点’ｌ’２（Ｔ３）及びＴ６間に対応する入
力信号部分は第１記憶回路２２から読出し、時点Ｔ１及
びＴ２（Ｔ３）間に対応する入力信号部分は第２記憶回
路２４から読出せる。

なお、上述の説明では、トリガ時点において、スイッチ
４２がクロック信号を低周波数から高周波数に切替えた
が、例えばトリガ・スロープをマイナスとし、時点Ｔ４
をトリガ時点とし、スイッチ４２が高周波クロック信号
から低周波クロック信号に切替えてもよい。即ち、スイ
ッチ４２からのクロック信号を第１図のＣ２としてもよ
い。この場合、第１書込み制御回路４６はその捷までよ
いが、第２書込み制御回路４４はトリガ信号発生後に所
定期間経過したらアドレス信号を停止するか、又は第２
記憶回路２４の書込みモードを停止すればよい。よって
、例えば、第１記憶回路２２は時点Ｔ１及びＴ７の間に
おいて、クロック信号Ｃ２が発生した際の入力信号■の
デジタル値を記憶し、第２記憶回路２４は時点Ｔ４及び
Ｔ６の間において、高周波クロック信号Ｈが発生した際
の入力信号■のデジタル値を記憶する。捷た、演算回路
７２は時点Ｔ４及びＴ６に対応するカウンタ８４のアド
レスを計数し、これら計数値を夫々ラッチ回路７４及び
７６にランチする。他の動作は上述のクロック信号Ｃ１
の場合と同様である。

ところで、信号記憶装置は第９図■に示す如く、間欠点
に発生するトランジェントの複数個を連続して記憶した
い場合がある。このような場合も、複数個のトランジェ
ントを全体的に測定できると共に、各トランジェント部
分を詳細に測定できると非常に便利である。このような
測定ができる本発明の第２実施例を第１０図に示す。こ
の実施例は第２図の実施例とほとんど同じなので、同じ
ブロックは同じ参照番号で示す。以下、第２図と異なる
ブロックについて説明する。トリガ回路１４−１は第１
１図に示す如く、比較器１８の出力を単安定マルチバイ
ブレータに供給している。よって、トリガ回路１４−１
は、入力信号１がトリガ・レベルを超す毎に所定のパル
ス巾の）・リガ信号を発生する。また、スイッチ制御回
路１０２はトリガ信号が発生する毎に、所定期間だけ高
周波クロック信号を選択するようにスイッチ４２を制御
している。このスイッチ制御回路１０２は、例えば第１
２図に示す如く、クロック端子ＣＫスイッチ４２からの
クロック信号を受け、リセット端子Ｒにトリガ信号を受
け、所定数のクロック・パルスを計数すると出力信号を
発生するカウンタ１０６と、Ｄ端子に「高」レベルを受
け、リセット端子Ｒにカウンタ１０６の出力信号を受け
、クロック端子Ｃにトリガ信号を受けるＤ型フリップ・
フロップ１０８とから構成されている。即ち、トリガ信
号が発生すると、フリップ・フロップ１０８はトリガさ
れてＱ出力は「高」レベルになると共に、カウンタ１０
６はりセットされて新たにクロック信号の計数を行なう
。カウンタ１０６が所定数の計数を行なうとフリップ・
フロップ１０８をリセットするので、そのＱ出力は「低
」レベルに変化する。よって、スイッチ制御回路１０２
の出力信号は）・リガ信号発生後の所定期間のみ「高ｊ
レベルになる。

この実施例では、第２記憶回路２４が複数のトランジェ
ントのトリガ発生直前部分を記憶するので、第２記憶回
路２４の記憶領域を複数に分割して使用している。その
ため、第２１．込み制御回路４４−１は例えば第１３図
に示す如く構成してい力ゝ′ ｖ＝ｄｌ信号を受け、イネーブル端子ＥにＷ／Ｒ制御信
号を受ける。またカウンタ１１２はクロック端子Ｃに高
周波クロック信号を受け、イネーブル端子ＥにＷ／Ｒ制
御信号を受ける。カウンタ１１０の計数出力をアドレス
信号の上位ビットに割当て、カウンタ１１２の計数出力
をアドレス信号の下位ビットに割当てる。カウンタ１１
０はトリガ信号毎に計数値を変化し、かつアドレス信号
の上位ビットを担当するので、分割した記憶領域を指定
する。またカウンタ１１２は高周波クロック信号毎に計
数値を変化し、かつアドレス信号の下位ビットを担当す
るので、指定された分割記憶領域内のアドレスを指定す
る。ランチ回路１１４は、複数のアドレス信号をラッチ
でき、トリガ信号が発生する毎にアドレス信号を次々に
ラッチする。

次に第９図のタイミング図を参照して、第１０図の実施
例の動作を説明する。書込みモードが開始すると、ＭＵ
Ｘ５６及び５８は夫々制御回路４６及び４４−１を選択
し、スイッチ４２は低周波クロック信号りを選択するの
で、第１記憶回路２２は低周波クロック信号りが発生し
た際の入力信号■のデジタル値を記憶する。また第２記
憶回路２４の第１記憶領域は高周波クロック信号Ｈが発
生しふ　除　＾　１−一　Ｉモ　Ｊａ　Ｔ　Ｍ　−？　
、・ン　力　ｎ−Ｚ古　ゴー　回２倍−ト　ス、−時　
占Ｔ２において第１回目のトリガ信号が発生すると、ス
イッチ４２は高周波クロック信号Ｈを選択し、このクロ
ック信号Ｈに応じて第１記憶回路２２は入力信号■を記
憶する。一方、第２書込み制御回路４４−１は第１回目
のトリガ信号により第２記、憶回路２４の第２記憶領域
を指定する。よって、第１記憶領域には、トリガ時点Ｔ
２以前で、この記憶領域の記憶容量分だけ（例えば時点
Ｔ１及び７２間に対応）入力信号■のデジタル値が記憶
されたことになる。また、書込み制御回路４６及び４４
−１のランチ回路はトリガ時点Ｔ２の夫々のアドレス信
号をランチする。トリガ時点Ｔ２から所定期間経過した
時点Ｔ３において、スイッチ４２は低周波クロック信号
りを選択する。よって、スイッチ４２からのクロック信
号は第９図Ｃのようになる。

また、時点Ｔ５において第２回目のトリガ信号が発生す
ると、第１回目のトリガ信号のときと同様に、スイッチ
４２は高周波クロック信号Ｈを選択し、第２書込み制御
回路４４−１は第２記憶回路２４の第３記憶領域を指定
する。よって、第２記憶回路２４の第２記憶領域には時
点Ｔ４及び１５間の入力信号Ｉのデジタル値が記憶され
る。第１及び第２書込み制御回路４６及び４４−１のラ
ンチ回路はトリガ時点Ｔ５の夫々のアドレス信号をラン
チする。以下、同様な動作を繰返す。一方、Ｗ／Ｒ制御
回路４８−１は例えば第５図のカウンタ５０のイネーブ
ル端子Ｅの前段にトリガ信号をラッチスルランチ回路（
例えばＤ型フリップ・７０ノブ）を設けたものである。

よって、Ｗ／Ｒ制御回路４８−１は、第１回目のトリガ
時点Ｔ２がらクロック信号の計数を開始し、所定数の計
数が終了すると（例えば時点Ｔｌ０）第１及び第２記憶
回路２２及び２４の書込みモード停止させる。よって、
第１記憶回路２２には、時点Ｔｏ及びＴ１０間における
クロック信号Ｃが発生時の入力信号■のデジタル値が記
憶される。１だ、第２記憶回路２４の第１、第２及び第
３記憶領域には、夫々時点Ｔ１及び７２間、時点Ｔ４及
び１５間、並びに時点Ｔ７及びＴ８間における高周波ク
ロック信号Ｈが発生時の入力信号■のデジタル値が記憶
される。

読出しモードにおいては、ＭＵＸ５６及び５８は読出し
制御回路６ｏからの読出しアドレス信号を選択し、時点
Ｔｏ及びＴ１間、時点Ｔ２及びＴ４間、時点Ｔ５及び１
７間、時点Ｔ８及びＴ１０間に対応する信号を第１記憶
回路２２がら読出し、時点Ｔ１及び７２間、時点Ｔ４及
び１５間、時点Ｔ７及びＴ８間に対応する信号を第２記
憶回路２４がら読出せばよい。この読出し動作を制御す
るために、読出し制御回路６０は第８図の構成でよいが
、カウンタ８０をアドレスの上位ビット用（記憶領域選
択用）と、アドレスの下位ビット用（各記憶領域内での
アドレス指定用）とに分ける必要がある。また、演算回
路７２は時点Ｔｏ、Ｔ２．Ｔ５及びＴ８に対応する第１
記憶回路２２のアドレスをめ、読出し動作中にカウンタ
７８に順次プリセットすると共に、時点ＴＩ、Ｔ４及び
Ｔ７に対応する第２記憶回路２４のアドレスをめ、読出
し動作中にカウンタ８０に順次プリセットする必要があ
る。更に、演算回路７２は時点ＴＩ、Ｔ４及びＴ７に対
応するカウンタ８４のアドレスをめ、読出し動作中にラ
ンチ回路７４に順次ランチすると共に、時点Ｔ２．Ｔ５
及びＴ８に対応するカウンタ８４のアドレスをめ、読出
し動作中にランチ回路７６に順次ラッチする必要がある
。なお、読出し動作は低速でよいので、演算回路７２は
・読出し動作中にプリセント動作やラッチ動作を行なえ
る。他の動作は第１実施例の場合と同様である。

上述は本発明の好適な実施例についてのみ説明したが、
当業者には本発明の要旨を逸脱することなく種々の変更
が可能なことが理解できよう。例えば、上述の実施例で
は信号記憶回路が波形記憶回路であったが、ロジックφ
アナライザに適用してもよい。この場合、Ａ／Ｄ変換器
及びＤ／Ａ変換器を除去し、トリガ回路をワード・リコ
グナイザ（入力デジタル信号から所定のデジタル・ワー
ドを検出する）にすればよい。また、外部トリガ信号及
び外部クロック信号を用いてもよいし、記憶回路にシフ
ト・レジスタを用いてもよい。更に、波形記憶装置の場
合、第１及び第２記憶回路の夫々に専用のＡ／Ｄ変換器
を設けてもよい。また、第１記憶回路の記憶内容を利用
して、再生信号におけるトリガ点を間に含む２点間の時
間測定を行なうと、クロック周波数切替部分の不確定な
時間によシ測定精度が下るが、この不確定な時間を第２
記憶回路の記憶内容により測定でき、測定精度を向上で
きる。

〔発明の効果〕

上述の如く本発明の信号記憶装置によれば、トリガ信号
に応じてクロック周波数を切替えて入力信号を第１記憶
回路に記憶しているので、入力信号全体を荒く（低周波
クロック信号で）記憶し、入力信号の注目部分を細かく
（高周波クロック信号で）記憶できる。即ち、入力信号
の全体及び注目部分が同じ記憶回路に記憶されるので、
入力信号の全体及び注目部分の関係が確実に判る。また
、クロック信号の切替において、入力信号の注目部分の
うち第１記憶回路に荒く記憶された部分は第２記憶回路
に細かく記憶されるので、注目部分の全体を詳細に測定
できる。

【図面の簡単な説明】

第１図は従来及び本発明の信号記憶装置の動作を説明す
るだめのタイミング図、第２図は本発明の好適な一実施
例のブロック図、第３図は第２図に用いる！・リガ回路
の一例を示す回路図、第４図は第２図に用いるクロック
発生器の一例を示すブロック図、第５図は第２図に用い
るＷ／Ｒ制御回路の一例を示すブロック図、第６図は第
２図に用いる第１書込み制御回路の一例を示すブロック
図、第７図は第２図に用いる第２書込み制御回路の一例
を示すブロック図、第８図は第２図に用いる読出し制御
回路の一例を示すブロック図、第９図は本発明の他の実
施例の動作を説明するためのタイミング図、第１０図は
本発明の好適な他の実施例のブロック図、第１１図は第
１Ｏ図に用いるトリガ回路の回路図、第１２図は第１０
図に用いるスイッチ制御回路のブロック図、第１３図は
第１０図に用いる第２書込み制御回路のブロック図であ
る。 図において、２２は第１記憶回路、２４は第２記憶回路
、４２はスイッチ、４４及び４４−１は第２書込み制御
回路、４６は第１書込み制御回路である。

Claims (1)

【特許請求の範囲】
1. トリガ信号が発生すると第１クロツク信号から該第１ク
   ロンク信号と周波数の異なる第２クロツク信号に切替え
   るスイッチと、第１記憶回路と、上記スイッチからのク
   ロック信号に応じて、上記トリガ信号が発生する前後に
   おける上記入力信号を上記第１記憶回路に記憶させる第
   １書込み制御回路と、第２記憶回路と、上記第１クロツ
   ク信号及び上記第２クロツク信号の内の周波数の高い方
   のクロック信号に応じて、上記トリガ信号が発生する直
   前又は直後における上記入力信号を上記第２記憶回路に
   記憶させる第２書込み制御回路とを具えた信号記憶装置
   。