JP2882413B2 - 平均値の高速良否判定装置 - Google Patents

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は例えばICに流れる電流の平均値が正常範囲
内であるか否かを判定すること、等に用いることができ
る平均値の高速良否判定装置に関する。

「従来の技術」 例えばICの試験において動作中のICに流れ込む電源電
流の平均値が正常な値の範囲に入っているか否かを判定
する項目がある。

このような判定を行う従来の例を第６図乃至第８図に
示す。

第６図の例では入力端子１に与えられる例えば第９に
示すような電流波形信号I_Yをアナログの時定数回路２を
使って平均化し、その平均化した電圧をコンパレータ３
と４に与え、コンパレータ３と４で電流波形I_Yの平均値
が所定の範囲Ｍ（第９図参照）に入っているか否かを判
定するように構成した例を示す。

第７図の例では入力端子１に入力された電流波形信号
I_YをAD変換器５でAD変換し、このAD変換器５のAD変換出
力を加算器6Aとメモリ6Bとによって構成した累積加算器
６で累積加算すると共に、その累積加算回数をカウンタ
７で計数し、その計数結果と累積加算値とをコンピュー
タ８に入力し、コンピュータ８で平均値の算出と、設定
値との大小関係の判定を行うように構成した場合を示
す。

第８図の例は累積加算器６の加算結果Ａとカウンタ７
の計数値Ｂとを除算回路９に与え、除算回路９でA/Bを
演算して電流波形I_Yの平均値を求め、その電流波形I_Yの
平均値をデイジタルコンパレータ13と14に与えて大小関
係の判定を行わせるように構成した場合を示す。

「発明が解決しようとする課題」 第６図に示した平均化処理方式によればアナログ入力
波形I_Yの周波数が変わった場合（被試験ICの動作クロッ
クが変わると電源電流の脈動周波数が変わる）は時定数
回路２の時定数を調整しなければならない。このため調
整に多くの手間が掛かる欠点がある。

つまり、入力端子１からコンパレータ３及び４までの
回路は被試験ICの数だけ設けられる。一度に多数のICを
試験する場合は時定数回路２の数も多くなる。このた
め、時定数回路２の時定数の変更を入手によって行う
と、その時定数の変更は多くの手間が掛かる作業とな
る。

また、コンパレータ３及び４はアナログの電圧比較器
を用いるための安定性の高い電圧比較器を用いなければ
ならない欠点がある。また、このコンパレータ３及び４
に比較電圧UPMとLOMを与える基準電圧源（特に図示して
いない）の安定性も高くしなければならないため、コス
トが高くなる欠点がある。

これに対し第７図に示した平均化処理方法によれば、
入力端子１に入力されるアナログ波形の脈動周波数が変
わった場合はAD変換器５のAD変換間隔を変えればよいか
ら、その変更は比較的簡単に行うことができる。

しかしながら、平均値を求める処理はコンピュータ８
で行うため、その演算処理に時間が掛かる欠点がある。
特に入力転の数が多くなると全点の平均化処理及び判定
処理を１つのコンピュータ８で実行させるには負担が大
きい。よって、ヒンピュータ８を他の仕事に用いること
ができなくなる欠点がある。

第８図の例では除算回路９で除算し、平均値を求める
から高速処理が可能となる。しかしながら除算回路９は
高価なためコストが高くなる欠点がある。

更に、多点のアナログ入力を判定処理する場合はAD変
換器５の出力側にマルチプレクサ（特に図示しない）を
設け、このマルチプレクサによって各入力点ごとに設け
たAD変換器のAD変換出力を選択して累積加算器６に入力
し、累積加算器６で各入力点ごとに累積加算を行わせ
る。このためにはマルチプレクサによる入力点の取り込
みの切り替えと同期してメモリ6Bのアドレスを切り替
え、各入力点ごとに異なるアドレスに累積加算値を記憶
させるように構成すればよい。

このように入力点の数が多くなるに従って除算回路９
は１点当たりの除算処理を短時間に行わなくてはならな
くなり、高速動作が要求される。しかしながら、それに
は限度があるため高速化には限界がある。

従って、高速化を達するためには各入力点ごとにAD変
換器５と、累積加算器６と、除算回路９とが必要とな
り、これを多数点分用意すると高価な除算回路が多数必
要となり、コストが高くなる欠点が生じる。

この発明の目的は除算回路を用いることなくアナログ
波形の平均値の良否を高速度で判定することができる平
均値の良否判定方法とその方法を実現する平均値の良否
判定装置を提案するにある。

「課題を解決するための手段」 この出願の第１発明ではアナログ入力信号をAD変換す
るAD変換器と、 AD変換した入力データと平均値の良否を判定するため
の比較データを選択して取り出すマルチプレクサと、 このマルチプレクサで選択した入力データ及び比較デ
ータを各データ別に選択して加算する累積加算器と、 この累積加算器で所定回数加算した入力データと比較
データの大小を比較するデイジタル比較器と、 によって平均値の高速良否判定装置を提案したものであ
る。

この第１発見によればAD変換器と、マルチプレクサ
と、累積加算器と、デイジタル比較器とによって平均値
の高速良否判定装置を構成することができ、除算回路を
用いない構成にすることができる。

この結果、高速で判定結果を得ることができ、しかも
安価に作ることができる。

更に、この第１発明によればマルチプレクサによって
累積加算器をアナログ入力波形の累積加算と、比較デー
タの累積加算を行わせるから累積加算器を供用すること
ができ、構成を簡素化することができる。よって、この
点でも安価に作ることができる。

この出願の第２発明ではマルチプレクサにアナログ入
力波形データと、上限比較データと下限比較データとを
入力し、これらアナログ入力波形データと、上限比較デ
ータと、下限比較データを選択して累積加算器に与え
る。

累積加算器は与えられたアナログ入力波形データと、
上限比較データと、下限比較データをそれぞれ各別に累
積加算し、その累積加算値を上限比較器及び下限比較器
で比較し良否の判定を行わせる。

このように、この第２発明によればアナログ入力波形
データと、上限比較データ及び下限比較データの３者を
共通の累積加算器を用いて累積加算したから、データの
数と比較して構成を簡素化することができる、よって、
平均値の上限と下限の双方の良否を判定する機能を持つ
平均値良否判定装置を安価に作ることができる利点が得
られる。

この出願の第３発明では第１発明及び第２発明で使用
したマルチプレクサを第１マルチプレクサとし、このマ
ルチプレクサのアナログ入力波形データが入力される入
力端子に第２マルチプレクサを接続し、この第２マルチ
プレクサの入力側に複数のAD変換器を接続し、この第２
マルチプレクサの切替動作によって複数のアナログ入力
波形データを累積加算器に選択的に入力できるように
し、複数のアナログ入力波形データの累積加算値が得ら
れるようにし、これにより複数のアナログ波形の平均値
の良否を判定することができる平均値の良否判定装置を
提案するものである。

従って、この第３発明によれば一度に複数のICの電源
電流の大小を判定することができる。

「実施例」 第１図を用いてこの出願の第１乃至第３発明による平
均値の良否判定の基本的考え方を説明する。

第１図に示すアナログ入力波形I_Yは時間T_Oの間隔でAD
変換される。P₁，P₂，P₃，P₄……はそのAD変換値を示
す。

Ｅはこの例ではアナログ入力波形I_Yの平均値の上限を
表す比較データ値を示す。

この発明においてはアナログ入力波形I_Yを所定の時間
間隔T_OでAD変換すると共に、このAD変換されたAD変換デ
ータP₁，P₂，P₃，P₄……を所定回数Ｎずつ累積加算す
る。

この累積加算値を本来は加算回数Ｎで除算すればアナ
ログ入力波形I_Yの平均値が求められるが、この発明では
比較データ値Ｅをアナログ入力波形I_Yの累積加算回数と
同じ回数だけ加算し、その累積加算値と、AD変換データ
P₁，P₂，P₃……P_Nの累積加算値の大小を比較する。

このようにすることはAD変換データP₁〜P_Nの平均値と
比較データ値Ｅとの比較を行ったことと等価になる。

従って、この発明によれば累積加算結果を単に比較す
ればよく、平均値の算出は行わなくて済む。よって、累
積加算動作の終了からわずかな時間内に判定結果を得る
ことができ、この結果、高速判定動作が可能になる。

第２図にこの出願の第１発明の実施例を示す。

この出願の第１発明ではアナログ入力波形をI_YをAD変
換器５によって所定の時間間隔でAD変換すると共に、そ
のAD変換データをマルチプレクサ15の一方の入力端子15
Aに与え、マルチプレクサ15の他方の入力端子15Bには比
較データＥを与える。

マルチプレクサ15は選択信号A,Bによって入力端子15A
と15Bに与えられるAD変換データと比較データを交互に
選択して累積加算器６に与える。

累積加算器６ではメモリ6Bのアドレス入力端子MAに切
替信号ＡとＢが与えられ、この切替信号ＡとＢをアドレ
ス信号として利用することによって、マルチプレクサ15
が入力端子15Aを選択している状態では記憶領域AAをア
クセスし、マルチプレクサ15が入力端子15Bを選択した
状態では記憶領域BBをアクセスするように動作する。

このように構成することによってマルチプレクサ15が
入力端子15Aを選択している状態でAD変換データD_Aが出
力されると、そのAD変換データD_Aはマルチプレクサ15を
通じて累積加算器６を構成する加算器6Aの入力端子Ａに
入力される。このときメモリ6Bは記憶領域AAがアクセス
されているから、この記憶領域AAにデータD_Bが記憶され
ているものとすれば、このデータD_Bが読み出されて加算
器6Aの他方の入力端子Ｂに入力される。この結果、入力
端子ＡとＢに入力されたデータD_AとD_Bは加算されてD_A＋
D_Bとなってメモリ6Bの記憶領域AAに書き込まれる。従っ
て、記憶領域AAの内容はD_A＋D_Bに書き替えられる。

次に、マルチプレクサ15が入力端子15Bに切り替えら
れるとメモリ6Bは記憶領域BBをアクセスする状態に切り
替えられる。この結果、比較データＥはマルチプレクサ
15を通じて累積加算器６を構成する加算器6Aの入力端子
Ａに入力される。これと同時に加算器6Aの他方の入力端
子Ｂには記憶領域BBから読み出したデータが入力され、
そのデータに新たに比較データＥが加算されて記憶領域
BBに書き込まれる。

このようにして記憶領域AAとBBにはAD変換データと比
較データの累積加算値が蓄積される。

カウンタ７で累積加算数が計数され、この加算回数が
所定数Ｎに達するとレジスタ16にロード指令信号LDが与
えられ、加算器6Aから出力される例えばAD変換データの
累積加算値をロードする。レジスタ16にAD変換データの
所定回数累積加算した累積加算値がロードされると、そ
の出力がデイジタル比較器13の入力端子Ａに入力され
る。これと共に次のタイミングでデイジタル比較器13の
他方の入力端子Ｂには比較データＥの累積加算値が入力
される。

デイジタル比較器13として入力端子Ａ側が入力端子Ｂ
側より大きいとき出力端子13AにＨ理論を出力する論理
素子を用いたとすると、AD変換データD_Aが比較データＥ
の累積加算値D_Eより大きい場合には出力端子13AにＨ論
理が出力される。

よって、この場合はアナログ入力波形I_Yの平均値が比
較データ値Ｅを超えてしまったことが検出される。従っ
て、この場合具体的にはそのとき接続されている被試験
ICは電源電流が流れ過ぎるとして不良と判定する。

第３図はこの出願の第２発明の実施例を示す。第２発
明では上限比較器13に対して、下限比較器14を設け、ア
ナログ入力波形I_Yの平均値の上限と下限を比較し、アナ
ログ入力波形I_Yの平均値がこの上限と下限の範囲に入っ
ているか否かを判定する平均値の良否判定装置を提案し
たものである。

このため、マルチプレクサ15は入力端子15A,15Bに加
えて15Cが加えられ、この入力端子15Cから下限比較デー
タＦを入力する。

これと共に累積加算器６を構成するメモリ6Bには記憶
領域CCを加え、AA,BB,CCの３つの記憶領域を設ける。従
って、これら３つの記憶領域AA,BB,CCの中の記憶領域AA
にはAD変換データの累積加算値D_Aが記憶領域BBには上限
比較データＥの累積加算値D_Eが、記憶領域CCには下限比
較データＦの累積加算値D_Fがそれぞれ記憶される。

一方、この例では上限比較データＥの累積加算値D_Eを
レジスタ16Aに取り込み、また、下限比較データＦの累
積加算値D_Fをレジスタ16Bに取り込むように動作させ
る。この結果、デイジタル比較器13の入力端子Ｂとデイ
ジタル比較器14の入力端子ＡにAD変換データの累積加算
値が与えられる。

このときデイジタル比較器13は入力端子ＢにAD変換デ
ータの累積加算値D_Aが入力されるタイミングにおいてこ
の累積加算値D_Aと、入力端子Ａに与えられた上限比較デ
ータＥの累積加算値D_Eと比較動作を行う。

入力端子Ｂ側が入力端子Ａ側より大きいとき出力端子
13AにＨ論理を出力し、アナログ入力波形I_Yの平均値が
上限値Ｅを超えたことを表す不良検出信号を出力する。

また、デイジタル比較器14は入力端子ＡにAD変換デー
タの累積加算値D_Aが与えられるタイミングにおいて、こ
の累積加算値D_Aと入力端子Ｂに入力される下限比較デー
タＦの累積加算値D_Fと比較動作を行う。

入力端子Ａ側が入力端子Ｂ側より小さいときアナログ
入力波形I_Yの平均値が下限値Ｆより小さいと判定し、Ｈ
論理の不良検出信号を出力する。

このようにして、この第２発明によればアナログ入力
波形I_Yの平均値が上限と下限の範囲内にあるか否かを高
速度に判定することができる。

第４図はこの出願の第３発明の実施例を示す。この第
３発明では第２発明で提案した装置をIC試験装置に適用
した場合を示す。

IC試験装置では一度に複数のICを試験する。このため
に、この例では複数のAD変換器5A,5B,5C……5Nと、第２
マルチプレクサ18とを設け、複数のAD変換器5A,5B,5C…
…5NのAD変換データを第２マルチプレクサ18で切り替
え、その選択して取り出されたAD変換データを第１マル
チプレクサ15の入力端子Ａに入力するように構成した場
合を示す。

従って、この場合には第１マルチプレクサ15が入力端
子Ａを選択した状態で第２マルチプレクサ18はAD変換器
5A,5B,5C……5Nの全てのAD変換データを選択して第１マ
ルチプレクサ15を通じて累積加算器６に送り込み、各AD
変換器5A,5B,5C……5NごとにそのAD変換データの累積加
算を実行する。

この様子を第５図に示す。第５図Ａはスタート信号を
示す。このスタート信号の周期T_O内で全てのデータの累
積加算が１回ずつ実行される。

第５図ＢはAD変換器5A,5B,5C……5NのAD変換動作の様
子を示す。第５図Ｃは第２マルチプレクサ18の切替動作
を示し、各AD変換器5A,5B,5C……5NのAD変換データをAD
変換動作と連動して切り替え、各AD変換データを順次取
り出す。

第５図Ｄは第１マルチプレクサ15の切替動作の様子を
示す。第１マルチプレクサ15は周期T_O内において、入力
端子B,C,Aを選択し、入力端子Ｂを選択した状態で上限
値データＥを累積加算器６に送り込む。入力端子Ｃを選
択した状態で下限値データＦを累積加算器６に送り込
む。更に入力端子Ａを選択した状態で第２マルチプレク
サ18から送られて来るAD変換データを順次累積加算器６
に送り込む。

累積加算器６はメモリ6BにAD変換器5A,5B,5C……5Nの
数に対応した数の記憶領域を設け、この各記憶領域にAD
変換器5A,5B,5C……5NのAD変換データの累積加算値を記
憶する。また、この外に上限値データと、下限値データ
の累積加算値の記憶領域が設けられる。

第５図Ｅはレジスタ16Aに与えるロード指令信号、第
５図Ｆはレジスタ16Bに与えるロード指令信号、第５図
Ｇはメモリ6Bに与えるロード指令信号をそれぞれ示す。

これらのロード信号によってレジスタ16Aと16Bに上限
値データ下限値データを取り込み、またメモリ6Bに上限
値データと下限値データの各累積加算値及び各AD変換器
5A,5B,5C……5NのAD変換データの累積加算値の書き込み
が行われる。

このようにして第３発明によれば複数のICの電源電流
の平均値の良否を判定することができる。特にAD変換器
5A,5B,5C……5Nの数が多くなっても除算回路で平均値を
求める必要がないから多数のICの電源電流の良否を高速
度で判定することができ、効率よくICを試験することが
できる。

「発明の効果」 以上説明したように、この発明によれば除算器を用い
ることなくアナログ入力波形の平均値の良否を判定でき
るため、安価でしかも高速度で平均値の良否を判定する
ことができる。

よって、特に多数のアナログ入力波形の平均値の良否
を判定する必要があるIC試験装置に適用してその効果は
大である。

また、AD変換器と、マルチプレクサと、累積加算器
と、デイジタル比較器によって平均値の良否判定装置を
構成できるから被測定アナログ波形の脈動の周期に応じ
てAD変換動作の時間間隔及びマルチプレクサの切替動
作、累積加算器の加算動作、比較器の比較動作の周期を
変更すればよい。

よって、その変更は容易であるため、例えば被試験IC
の種類が変わった場合でも、その試験開始に際し、準備
に要する手間を大幅に省くことができる。

【図面の簡単な説明】

第１図はこの出願の第１乃至第３発明の良否判定の基本
的考え方を説明するための波形図、第２図はこの出願の
第１発明の実施例を示すブロック図、第３図はこの出願
の第２発明の実施例を示すブロック図、第４図はこの出
願の第３発明の実施例を示すブロック図、第５図は第３
発明の動作を説明するための波形図、第６図乃至第８図
は従来の技術を説明するためのブロック図、第９図はア
ナログ波形の平均値の良否判定動作を説明するための波
形図である。 1:入力端子、5,5A,5B,5C……5N:AD変換器、6:累積加算
器、7:カウンタ、13,14:デイジタル比較器、15,18:マル
チプレクサ。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】アナログ入力信号をAD変換するAD変換器
   と、 AD変換した入力データと、平均値の良否を判定する比較
   データを選択して取り出すことができるマルチプレクサ
   と、 このマルチプレイクサで選択した入力データ及び比較デ
   ータを各データ別に選択して加算する累積加算器と、 この累積加算器で所定回数加算した入力データと、この
   入力データと同じ回数累積加算した比較データの大小を
   比較する比較器と、 によって構成した平均値の高速良否判定装置。
2. 【請求項２】アナログ入力信号をAD変換するAD変換器
   と、 AD変換した入力データと、平均値の良否を判定する上限
   比較データと、下限比較データを選択して取り出すこと
   ができるマルチプレクサと、 このマルチプレイクサで選択した入力データ及び上限比
   較データ、下限比較データを各データごとに選択して加
   算する累積加算器と、 この累積加算器で所定回数加算した入力データの加算値
   と上限比較データの加算値を比較して入力データの平均
   値が上限値を越えたか否かを判定する上限比較器と、 上記累積加算器で所定回数加算した入力データの加算値
   と下限比較データの加算値の大小を比較して入力データ
   の平均値が下限値を超えたか否かを判定する下限比較器
   と、 によって構成した平均値の高速良否判定装置。
3. 【請求項３】上記請求項（１）又は（２）に記載したマ
   ルチプレクサを第１マルチプレクサとし、この第１マル
   チプレクサのAD変換した入力データが与えられる入力端
   子に第２マルチプレクサを接続し、この第２マルチプレ
   クサによって複数のAD変換データを選択し、この選択し
   て取り出されたAD変換データを上記第１マルチプレクサ
   を通じて累積加算器に入力するように構成したことを特
   徴とする請求項（１）又は（２）記載の平均値の高速良
   否判定装置。