JP2882413B2 - 平均値の高速良否判定装置 - Google Patents
平均値の高速良否判定装置Info
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Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は例えばICに流れる電流の平均値が正常範囲
内であるか否かを判定すること、等に用いることができ
る平均値の高速良否判定装置に関する。
内であるか否かを判定すること、等に用いることができ
る平均値の高速良否判定装置に関する。
「従来の技術」 例えばICの試験において動作中のICに流れ込む電源電
流の平均値が正常な値の範囲に入っているか否かを判定
する項目がある。
流の平均値が正常な値の範囲に入っているか否かを判定
する項目がある。
このような判定を行う従来の例を第6図乃至第8図に
示す。
示す。
第6図の例では入力端子1に与えられる例えば第9に
示すような電流波形信号IYをアナログの時定数回路2を
使って平均化し、その平均化した電圧をコンパレータ3
と4に与え、コンパレータ3と4で電流波形IYの平均値
が所定の範囲M(第9図参照)に入っているか否かを判
定するように構成した例を示す。
示すような電流波形信号IYをアナログの時定数回路2を
使って平均化し、その平均化した電圧をコンパレータ3
と4に与え、コンパレータ3と4で電流波形IYの平均値
が所定の範囲M(第9図参照)に入っているか否かを判
定するように構成した例を示す。
第7図の例では入力端子1に入力された電流波形信号
IYをAD変換器5でAD変換し、このAD変換器5のAD変換出
力を加算器6Aとメモリ6Bとによって構成した累積加算器
6で累積加算すると共に、その累積加算回数をカウンタ
7で計数し、その計数結果と累積加算値とをコンピュー
タ8に入力し、コンピュータ8で平均値の算出と、設定
値との大小関係の判定を行うように構成した場合を示
す。
IYをAD変換器5でAD変換し、このAD変換器5のAD変換出
力を加算器6Aとメモリ6Bとによって構成した累積加算器
6で累積加算すると共に、その累積加算回数をカウンタ
7で計数し、その計数結果と累積加算値とをコンピュー
タ8に入力し、コンピュータ8で平均値の算出と、設定
値との大小関係の判定を行うように構成した場合を示
す。
第8図の例は累積加算器6の加算結果Aとカウンタ7
の計数値Bとを除算回路9に与え、除算回路9でA/Bを
演算して電流波形IYの平均値を求め、その電流波形IYの
平均値をデイジタルコンパレータ13と14に与えて大小関
係の判定を行わせるように構成した場合を示す。
の計数値Bとを除算回路9に与え、除算回路9でA/Bを
演算して電流波形IYの平均値を求め、その電流波形IYの
平均値をデイジタルコンパレータ13と14に与えて大小関
係の判定を行わせるように構成した場合を示す。
「発明が解決しようとする課題」 第6図に示した平均化処理方式によればアナログ入力
波形IYの周波数が変わった場合(被試験ICの動作クロッ
クが変わると電源電流の脈動周波数が変わる)は時定数
回路2の時定数を調整しなければならない。このため調
整に多くの手間が掛かる欠点がある。
波形IYの周波数が変わった場合(被試験ICの動作クロッ
クが変わると電源電流の脈動周波数が変わる)は時定数
回路2の時定数を調整しなければならない。このため調
整に多くの手間が掛かる欠点がある。
つまり、入力端子1からコンパレータ3及び4までの
回路は被試験ICの数だけ設けられる。一度に多数のICを
試験する場合は時定数回路2の数も多くなる。このた
め、時定数回路2の時定数の変更を入手によって行う
と、その時定数の変更は多くの手間が掛かる作業とな
る。
回路は被試験ICの数だけ設けられる。一度に多数のICを
試験する場合は時定数回路2の数も多くなる。このた
め、時定数回路2の時定数の変更を入手によって行う
と、その時定数の変更は多くの手間が掛かる作業とな
る。
また、コンパレータ3及び4はアナログの電圧比較器
を用いるための安定性の高い電圧比較器を用いなければ
ならない欠点がある。また、このコンパレータ3及び4
に比較電圧UPMとLOMを与える基準電圧源(特に図示して
いない)の安定性も高くしなければならないため、コス
トが高くなる欠点がある。
を用いるための安定性の高い電圧比較器を用いなければ
ならない欠点がある。また、このコンパレータ3及び4
に比較電圧UPMとLOMを与える基準電圧源(特に図示して
いない)の安定性も高くしなければならないため、コス
トが高くなる欠点がある。
これに対し第7図に示した平均化処理方法によれば、
入力端子1に入力されるアナログ波形の脈動周波数が変
わった場合はAD変換器5のAD変換間隔を変えればよいか
ら、その変更は比較的簡単に行うことができる。
入力端子1に入力されるアナログ波形の脈動周波数が変
わった場合はAD変換器5のAD変換間隔を変えればよいか
ら、その変更は比較的簡単に行うことができる。
しかしながら、平均値を求める処理はコンピュータ8
で行うため、その演算処理に時間が掛かる欠点がある。
特に入力転の数が多くなると全点の平均化処理及び判定
処理を1つのコンピュータ8で実行させるには負担が大
きい。よって、ヒンピュータ8を他の仕事に用いること
ができなくなる欠点がある。
で行うため、その演算処理に時間が掛かる欠点がある。
特に入力転の数が多くなると全点の平均化処理及び判定
処理を1つのコンピュータ8で実行させるには負担が大
きい。よって、ヒンピュータ8を他の仕事に用いること
ができなくなる欠点がある。
第8図の例では除算回路9で除算し、平均値を求める
から高速処理が可能となる。しかしながら除算回路9は
高価なためコストが高くなる欠点がある。
から高速処理が可能となる。しかしながら除算回路9は
高価なためコストが高くなる欠点がある。
更に、多点のアナログ入力を判定処理する場合はAD変
換器5の出力側にマルチプレクサ(特に図示しない)を
設け、このマルチプレクサによって各入力点ごとに設け
たAD変換器のAD変換出力を選択して累積加算器6に入力
し、累積加算器6で各入力点ごとに累積加算を行わせ
る。このためにはマルチプレクサによる入力点の取り込
みの切り替えと同期してメモリ6Bのアドレスを切り替
え、各入力点ごとに異なるアドレスに累積加算値を記憶
させるように構成すればよい。
換器5の出力側にマルチプレクサ(特に図示しない)を
設け、このマルチプレクサによって各入力点ごとに設け
たAD変換器のAD変換出力を選択して累積加算器6に入力
し、累積加算器6で各入力点ごとに累積加算を行わせ
る。このためにはマルチプレクサによる入力点の取り込
みの切り替えと同期してメモリ6Bのアドレスを切り替
え、各入力点ごとに異なるアドレスに累積加算値を記憶
させるように構成すればよい。
このように入力点の数が多くなるに従って除算回路9
は1点当たりの除算処理を短時間に行わなくてはならな
くなり、高速動作が要求される。しかしながら、それに
は限度があるため高速化には限界がある。
は1点当たりの除算処理を短時間に行わなくてはならな
くなり、高速動作が要求される。しかしながら、それに
は限度があるため高速化には限界がある。
従って、高速化を達するためには各入力点ごとにAD変
換器5と、累積加算器6と、除算回路9とが必要とな
り、これを多数点分用意すると高価な除算回路が多数必
要となり、コストが高くなる欠点が生じる。
換器5と、累積加算器6と、除算回路9とが必要とな
り、これを多数点分用意すると高価な除算回路が多数必
要となり、コストが高くなる欠点が生じる。
この発明の目的は除算回路を用いることなくアナログ
波形の平均値の良否を高速度で判定することができる平
均値の良否判定方法とその方法を実現する平均値の良否
判定装置を提案するにある。
波形の平均値の良否を高速度で判定することができる平
均値の良否判定方法とその方法を実現する平均値の良否
判定装置を提案するにある。
「課題を解決するための手段」 この出願の第1発明ではアナログ入力信号をAD変換す
るAD変換器と、 AD変換した入力データと平均値の良否を判定するため
の比較データを選択して取り出すマルチプレクサと、 このマルチプレクサで選択した入力データ及び比較デ
ータを各データ別に選択して加算する累積加算器と、 この累積加算器で所定回数加算した入力データと比較
データの大小を比較するデイジタル比較器と、 によって平均値の高速良否判定装置を提案したものであ
る。
るAD変換器と、 AD変換した入力データと平均値の良否を判定するため
の比較データを選択して取り出すマルチプレクサと、 このマルチプレクサで選択した入力データ及び比較デ
ータを各データ別に選択して加算する累積加算器と、 この累積加算器で所定回数加算した入力データと比較
データの大小を比較するデイジタル比較器と、 によって平均値の高速良否判定装置を提案したものであ
る。
この第1発見によればAD変換器と、マルチプレクサ
と、累積加算器と、デイジタル比較器とによって平均値
の高速良否判定装置を構成することができ、除算回路を
用いない構成にすることができる。
と、累積加算器と、デイジタル比較器とによって平均値
の高速良否判定装置を構成することができ、除算回路を
用いない構成にすることができる。
この結果、高速で判定結果を得ることができ、しかも
安価に作ることができる。
安価に作ることができる。
更に、この第1発明によればマルチプレクサによって
累積加算器をアナログ入力波形の累積加算と、比較デー
タの累積加算を行わせるから累積加算器を供用すること
ができ、構成を簡素化することができる。よって、この
点でも安価に作ることができる。
累積加算器をアナログ入力波形の累積加算と、比較デー
タの累積加算を行わせるから累積加算器を供用すること
ができ、構成を簡素化することができる。よって、この
点でも安価に作ることができる。
この出願の第2発明ではマルチプレクサにアナログ入
力波形データと、上限比較データと下限比較データとを
入力し、これらアナログ入力波形データと、上限比較デ
ータと、下限比較データを選択して累積加算器に与え
る。
力波形データと、上限比較データと下限比較データとを
入力し、これらアナログ入力波形データと、上限比較デ
ータと、下限比較データを選択して累積加算器に与え
る。
累積加算器は与えられたアナログ入力波形データと、
上限比較データと、下限比較データをそれぞれ各別に累
積加算し、その累積加算値を上限比較器及び下限比較器
で比較し良否の判定を行わせる。
上限比較データと、下限比較データをそれぞれ各別に累
積加算し、その累積加算値を上限比較器及び下限比較器
で比較し良否の判定を行わせる。
このように、この第2発明によればアナログ入力波形
データと、上限比較データ及び下限比較データの3者を
共通の累積加算器を用いて累積加算したから、データの
数と比較して構成を簡素化することができる、よって、
平均値の上限と下限の双方の良否を判定する機能を持つ
平均値良否判定装置を安価に作ることができる利点が得
られる。
データと、上限比較データ及び下限比較データの3者を
共通の累積加算器を用いて累積加算したから、データの
数と比較して構成を簡素化することができる、よって、
平均値の上限と下限の双方の良否を判定する機能を持つ
平均値良否判定装置を安価に作ることができる利点が得
られる。
この出願の第3発明では第1発明及び第2発明で使用
したマルチプレクサを第1マルチプレクサとし、このマ
ルチプレクサのアナログ入力波形データが入力される入
力端子に第2マルチプレクサを接続し、この第2マルチ
プレクサの入力側に複数のAD変換器を接続し、この第2
マルチプレクサの切替動作によって複数のアナログ入力
波形データを累積加算器に選択的に入力できるように
し、複数のアナログ入力波形データの累積加算値が得ら
れるようにし、これにより複数のアナログ波形の平均値
の良否を判定することができる平均値の良否判定装置を
提案するものである。
したマルチプレクサを第1マルチプレクサとし、このマ
ルチプレクサのアナログ入力波形データが入力される入
力端子に第2マルチプレクサを接続し、この第2マルチ
プレクサの入力側に複数のAD変換器を接続し、この第2
マルチプレクサの切替動作によって複数のアナログ入力
波形データを累積加算器に選択的に入力できるように
し、複数のアナログ入力波形データの累積加算値が得ら
れるようにし、これにより複数のアナログ波形の平均値
の良否を判定することができる平均値の良否判定装置を
提案するものである。
従って、この第3発明によれば一度に複数のICの電源
電流の大小を判定することができる。
電流の大小を判定することができる。
「実施例」 第1図を用いてこの出願の第1乃至第3発明による平
均値の良否判定の基本的考え方を説明する。
均値の良否判定の基本的考え方を説明する。
第1図に示すアナログ入力波形IYは時間TOの間隔でAD
変換される。P1,P2,P3,P4……はそのAD変換値を示
す。
変換される。P1,P2,P3,P4……はそのAD変換値を示
す。
Eはこの例ではアナログ入力波形IYの平均値の上限を
表す比較データ値を示す。
表す比較データ値を示す。
この発明においてはアナログ入力波形IYを所定の時間
間隔TOでAD変換すると共に、このAD変換されたAD変換デ
ータP1,P2,P3,P4……を所定回数Nずつ累積加算す
る。
間隔TOでAD変換すると共に、このAD変換されたAD変換デ
ータP1,P2,P3,P4……を所定回数Nずつ累積加算す
る。
この累積加算値を本来は加算回数Nで除算すればアナ
ログ入力波形IYの平均値が求められるが、この発明では
比較データ値Eをアナログ入力波形IYの累積加算回数と
同じ回数だけ加算し、その累積加算値と、AD変換データ
P1,P2,P3……PNの累積加算値の大小を比較する。
ログ入力波形IYの平均値が求められるが、この発明では
比較データ値Eをアナログ入力波形IYの累積加算回数と
同じ回数だけ加算し、その累積加算値と、AD変換データ
P1,P2,P3……PNの累積加算値の大小を比較する。
このようにすることはAD変換データP1〜PNの平均値と
比較データ値Eとの比較を行ったことと等価になる。
比較データ値Eとの比較を行ったことと等価になる。
従って、この発明によれば累積加算結果を単に比較す
ればよく、平均値の算出は行わなくて済む。よって、累
積加算動作の終了からわずかな時間内に判定結果を得る
ことができ、この結果、高速判定動作が可能になる。
ればよく、平均値の算出は行わなくて済む。よって、累
積加算動作の終了からわずかな時間内に判定結果を得る
ことができ、この結果、高速判定動作が可能になる。
第2図にこの出願の第1発明の実施例を示す。
この出願の第1発明ではアナログ入力波形をIYをAD変
換器5によって所定の時間間隔でAD変換すると共に、そ
のAD変換データをマルチプレクサ15の一方の入力端子15
Aに与え、マルチプレクサ15の他方の入力端子15Bには比
較データEを与える。
換器5によって所定の時間間隔でAD変換すると共に、そ
のAD変換データをマルチプレクサ15の一方の入力端子15
Aに与え、マルチプレクサ15の他方の入力端子15Bには比
較データEを与える。
マルチプレクサ15は選択信号A,Bによって入力端子15A
と15Bに与えられるAD変換データと比較データを交互に
選択して累積加算器6に与える。
と15Bに与えられるAD変換データと比較データを交互に
選択して累積加算器6に与える。
累積加算器6ではメモリ6Bのアドレス入力端子MAに切
替信号AとBが与えられ、この切替信号AとBをアドレ
ス信号として利用することによって、マルチプレクサ15
が入力端子15Aを選択している状態では記憶領域AAをア
クセスし、マルチプレクサ15が入力端子15Bを選択した
状態では記憶領域BBをアクセスするように動作する。
替信号AとBが与えられ、この切替信号AとBをアドレ
ス信号として利用することによって、マルチプレクサ15
が入力端子15Aを選択している状態では記憶領域AAをア
クセスし、マルチプレクサ15が入力端子15Bを選択した
状態では記憶領域BBをアクセスするように動作する。
このように構成することによってマルチプレクサ15が
入力端子15Aを選択している状態でAD変換データDAが出
力されると、そのAD変換データDAはマルチプレクサ15を
通じて累積加算器6を構成する加算器6Aの入力端子Aに
入力される。このときメモリ6Bは記憶領域AAがアクセス
されているから、この記憶領域AAにデータDBが記憶され
ているものとすれば、このデータDBが読み出されて加算
器6Aの他方の入力端子Bに入力される。この結果、入力
端子AとBに入力されたデータDAとDBは加算されてDA+
DBとなってメモリ6Bの記憶領域AAに書き込まれる。従っ
て、記憶領域AAの内容はDA+DBに書き替えられる。
入力端子15Aを選択している状態でAD変換データDAが出
力されると、そのAD変換データDAはマルチプレクサ15を
通じて累積加算器6を構成する加算器6Aの入力端子Aに
入力される。このときメモリ6Bは記憶領域AAがアクセス
されているから、この記憶領域AAにデータDBが記憶され
ているものとすれば、このデータDBが読み出されて加算
器6Aの他方の入力端子Bに入力される。この結果、入力
端子AとBに入力されたデータDAとDBは加算されてDA+
DBとなってメモリ6Bの記憶領域AAに書き込まれる。従っ
て、記憶領域AAの内容はDA+DBに書き替えられる。
次に、マルチプレクサ15が入力端子15Bに切り替えら
れるとメモリ6Bは記憶領域BBをアクセスする状態に切り
替えられる。この結果、比較データEはマルチプレクサ
15を通じて累積加算器6を構成する加算器6Aの入力端子
Aに入力される。これと同時に加算器6Aの他方の入力端
子Bには記憶領域BBから読み出したデータが入力され、
そのデータに新たに比較データEが加算されて記憶領域
BBに書き込まれる。
れるとメモリ6Bは記憶領域BBをアクセスする状態に切り
替えられる。この結果、比較データEはマルチプレクサ
15を通じて累積加算器6を構成する加算器6Aの入力端子
Aに入力される。これと同時に加算器6Aの他方の入力端
子Bには記憶領域BBから読み出したデータが入力され、
そのデータに新たに比較データEが加算されて記憶領域
BBに書き込まれる。
このようにして記憶領域AAとBBにはAD変換データと比
較データの累積加算値が蓄積される。
較データの累積加算値が蓄積される。
カウンタ7で累積加算数が計数され、この加算回数が
所定数Nに達するとレジスタ16にロード指令信号LDが与
えられ、加算器6Aから出力される例えばAD変換データの
累積加算値をロードする。レジスタ16にAD変換データの
所定回数累積加算した累積加算値がロードされると、そ
の出力がデイジタル比較器13の入力端子Aに入力され
る。これと共に次のタイミングでデイジタル比較器13の
他方の入力端子Bには比較データEの累積加算値が入力
される。
所定数Nに達するとレジスタ16にロード指令信号LDが与
えられ、加算器6Aから出力される例えばAD変換データの
累積加算値をロードする。レジスタ16にAD変換データの
所定回数累積加算した累積加算値がロードされると、そ
の出力がデイジタル比較器13の入力端子Aに入力され
る。これと共に次のタイミングでデイジタル比較器13の
他方の入力端子Bには比較データEの累積加算値が入力
される。
デイジタル比較器13として入力端子A側が入力端子B
側より大きいとき出力端子13AにH理論を出力する論理
素子を用いたとすると、AD変換データDAが比較データE
の累積加算値DEより大きい場合には出力端子13AにH論
理が出力される。
側より大きいとき出力端子13AにH理論を出力する論理
素子を用いたとすると、AD変換データDAが比較データE
の累積加算値DEより大きい場合には出力端子13AにH論
理が出力される。
よって、この場合はアナログ入力波形IYの平均値が比
較データ値Eを超えてしまったことが検出される。従っ
て、この場合具体的にはそのとき接続されている被試験
ICは電源電流が流れ過ぎるとして不良と判定する。
較データ値Eを超えてしまったことが検出される。従っ
て、この場合具体的にはそのとき接続されている被試験
ICは電源電流が流れ過ぎるとして不良と判定する。
第3図はこの出願の第2発明の実施例を示す。第2発
明では上限比較器13に対して、下限比較器14を設け、ア
ナログ入力波形IYの平均値の上限と下限を比較し、アナ
ログ入力波形IYの平均値がこの上限と下限の範囲に入っ
ているか否かを判定する平均値の良否判定装置を提案し
たものである。
明では上限比較器13に対して、下限比較器14を設け、ア
ナログ入力波形IYの平均値の上限と下限を比較し、アナ
ログ入力波形IYの平均値がこの上限と下限の範囲に入っ
ているか否かを判定する平均値の良否判定装置を提案し
たものである。
このため、マルチプレクサ15は入力端子15A,15Bに加
えて15Cが加えられ、この入力端子15Cから下限比較デー
タFを入力する。
えて15Cが加えられ、この入力端子15Cから下限比較デー
タFを入力する。
これと共に累積加算器6を構成するメモリ6Bには記憶
領域CCを加え、AA,BB,CCの3つの記憶領域を設ける。従
って、これら3つの記憶領域AA,BB,CCの中の記憶領域AA
にはAD変換データの累積加算値DAが記憶領域BBには上限
比較データEの累積加算値DEが、記憶領域CCには下限比
較データFの累積加算値DFがそれぞれ記憶される。
領域CCを加え、AA,BB,CCの3つの記憶領域を設ける。従
って、これら3つの記憶領域AA,BB,CCの中の記憶領域AA
にはAD変換データの累積加算値DAが記憶領域BBには上限
比較データEの累積加算値DEが、記憶領域CCには下限比
較データFの累積加算値DFがそれぞれ記憶される。
一方、この例では上限比較データEの累積加算値DEを
レジスタ16Aに取り込み、また、下限比較データFの累
積加算値DFをレジスタ16Bに取り込むように動作させ
る。この結果、デイジタル比較器13の入力端子Bとデイ
ジタル比較器14の入力端子AにAD変換データの累積加算
値が与えられる。
レジスタ16Aに取り込み、また、下限比較データFの累
積加算値DFをレジスタ16Bに取り込むように動作させ
る。この結果、デイジタル比較器13の入力端子Bとデイ
ジタル比較器14の入力端子AにAD変換データの累積加算
値が与えられる。
このときデイジタル比較器13は入力端子BにAD変換デ
ータの累積加算値DAが入力されるタイミングにおいてこ
の累積加算値DAと、入力端子Aに与えられた上限比較デ
ータEの累積加算値DEと比較動作を行う。
ータの累積加算値DAが入力されるタイミングにおいてこ
の累積加算値DAと、入力端子Aに与えられた上限比較デ
ータEの累積加算値DEと比較動作を行う。
入力端子B側が入力端子A側より大きいとき出力端子
13AにH論理を出力し、アナログ入力波形IYの平均値が
上限値Eを超えたことを表す不良検出信号を出力する。
13AにH論理を出力し、アナログ入力波形IYの平均値が
上限値Eを超えたことを表す不良検出信号を出力する。
また、デイジタル比較器14は入力端子AにAD変換デー
タの累積加算値DAが与えられるタイミングにおいて、こ
の累積加算値DAと入力端子Bに入力される下限比較デー
タFの累積加算値DFと比較動作を行う。
タの累積加算値DAが与えられるタイミングにおいて、こ
の累積加算値DAと入力端子Bに入力される下限比較デー
タFの累積加算値DFと比較動作を行う。
入力端子A側が入力端子B側より小さいときアナログ
入力波形IYの平均値が下限値Fより小さいと判定し、H
論理の不良検出信号を出力する。
入力波形IYの平均値が下限値Fより小さいと判定し、H
論理の不良検出信号を出力する。
このようにして、この第2発明によればアナログ入力
波形IYの平均値が上限と下限の範囲内にあるか否かを高
速度に判定することができる。
波形IYの平均値が上限と下限の範囲内にあるか否かを高
速度に判定することができる。
第4図はこの出願の第3発明の実施例を示す。この第
3発明では第2発明で提案した装置をIC試験装置に適用
した場合を示す。
3発明では第2発明で提案した装置をIC試験装置に適用
した場合を示す。
IC試験装置では一度に複数のICを試験する。このため
に、この例では複数のAD変換器5A,5B,5C……5Nと、第2
マルチプレクサ18とを設け、複数のAD変換器5A,5B,5C…
…5NのAD変換データを第2マルチプレクサ18で切り替
え、その選択して取り出されたAD変換データを第1マル
チプレクサ15の入力端子Aに入力するように構成した場
合を示す。
に、この例では複数のAD変換器5A,5B,5C……5Nと、第2
マルチプレクサ18とを設け、複数のAD変換器5A,5B,5C…
…5NのAD変換データを第2マルチプレクサ18で切り替
え、その選択して取り出されたAD変換データを第1マル
チプレクサ15の入力端子Aに入力するように構成した場
合を示す。
従って、この場合には第1マルチプレクサ15が入力端
子Aを選択した状態で第2マルチプレクサ18はAD変換器
5A,5B,5C……5Nの全てのAD変換データを選択して第1マ
ルチプレクサ15を通じて累積加算器6に送り込み、各AD
変換器5A,5B,5C……5NごとにそのAD変換データの累積加
算を実行する。
子Aを選択した状態で第2マルチプレクサ18はAD変換器
5A,5B,5C……5Nの全てのAD変換データを選択して第1マ
ルチプレクサ15を通じて累積加算器6に送り込み、各AD
変換器5A,5B,5C……5NごとにそのAD変換データの累積加
算を実行する。
この様子を第5図に示す。第5図Aはスタート信号を
示す。このスタート信号の周期TO内で全てのデータの累
積加算が1回ずつ実行される。
示す。このスタート信号の周期TO内で全てのデータの累
積加算が1回ずつ実行される。
第5図BはAD変換器5A,5B,5C……5NのAD変換動作の様
子を示す。第5図Cは第2マルチプレクサ18の切替動作
を示し、各AD変換器5A,5B,5C……5NのAD変換データをAD
変換動作と連動して切り替え、各AD変換データを順次取
り出す。
子を示す。第5図Cは第2マルチプレクサ18の切替動作
を示し、各AD変換器5A,5B,5C……5NのAD変換データをAD
変換動作と連動して切り替え、各AD変換データを順次取
り出す。
第5図Dは第1マルチプレクサ15の切替動作の様子を
示す。第1マルチプレクサ15は周期TO内において、入力
端子B,C,Aを選択し、入力端子Bを選択した状態で上限
値データEを累積加算器6に送り込む。入力端子Cを選
択した状態で下限値データFを累積加算器6に送り込
む。更に入力端子Aを選択した状態で第2マルチプレク
サ18から送られて来るAD変換データを順次累積加算器6
に送り込む。
示す。第1マルチプレクサ15は周期TO内において、入力
端子B,C,Aを選択し、入力端子Bを選択した状態で上限
値データEを累積加算器6に送り込む。入力端子Cを選
択した状態で下限値データFを累積加算器6に送り込
む。更に入力端子Aを選択した状態で第2マルチプレク
サ18から送られて来るAD変換データを順次累積加算器6
に送り込む。
累積加算器6はメモリ6BにAD変換器5A,5B,5C……5Nの
数に対応した数の記憶領域を設け、この各記憶領域にAD
変換器5A,5B,5C……5NのAD変換データの累積加算値を記
憶する。また、この外に上限値データと、下限値データ
の累積加算値の記憶領域が設けられる。
数に対応した数の記憶領域を設け、この各記憶領域にAD
変換器5A,5B,5C……5NのAD変換データの累積加算値を記
憶する。また、この外に上限値データと、下限値データ
の累積加算値の記憶領域が設けられる。
第5図Eはレジスタ16Aに与えるロード指令信号、第
5図Fはレジスタ16Bに与えるロード指令信号、第5図
Gはメモリ6Bに与えるロード指令信号をそれぞれ示す。
5図Fはレジスタ16Bに与えるロード指令信号、第5図
Gはメモリ6Bに与えるロード指令信号をそれぞれ示す。
これらのロード信号によってレジスタ16Aと16Bに上限
値データ下限値データを取り込み、またメモリ6Bに上限
値データと下限値データの各累積加算値及び各AD変換器
5A,5B,5C……5NのAD変換データの累積加算値の書き込み
が行われる。
値データ下限値データを取り込み、またメモリ6Bに上限
値データと下限値データの各累積加算値及び各AD変換器
5A,5B,5C……5NのAD変換データの累積加算値の書き込み
が行われる。
このようにして第3発明によれば複数のICの電源電流
の平均値の良否を判定することができる。特にAD変換器
5A,5B,5C……5Nの数が多くなっても除算回路で平均値を
求める必要がないから多数のICの電源電流の良否を高速
度で判定することができ、効率よくICを試験することが
できる。
の平均値の良否を判定することができる。特にAD変換器
5A,5B,5C……5Nの数が多くなっても除算回路で平均値を
求める必要がないから多数のICの電源電流の良否を高速
度で判定することができ、効率よくICを試験することが
できる。
「発明の効果」 以上説明したように、この発明によれば除算器を用い
ることなくアナログ入力波形の平均値の良否を判定でき
るため、安価でしかも高速度で平均値の良否を判定する
ことができる。
ることなくアナログ入力波形の平均値の良否を判定でき
るため、安価でしかも高速度で平均値の良否を判定する
ことができる。
よって、特に多数のアナログ入力波形の平均値の良否
を判定する必要があるIC試験装置に適用してその効果は
大である。
を判定する必要があるIC試験装置に適用してその効果は
大である。
また、AD変換器と、マルチプレクサと、累積加算器
と、デイジタル比較器によって平均値の良否判定装置を
構成できるから被測定アナログ波形の脈動の周期に応じ
てAD変換動作の時間間隔及びマルチプレクサの切替動
作、累積加算器の加算動作、比較器の比較動作の周期を
変更すればよい。
と、デイジタル比較器によって平均値の良否判定装置を
構成できるから被測定アナログ波形の脈動の周期に応じ
てAD変換動作の時間間隔及びマルチプレクサの切替動
作、累積加算器の加算動作、比較器の比較動作の周期を
変更すればよい。
よって、その変更は容易であるため、例えば被試験IC
の種類が変わった場合でも、その試験開始に際し、準備
に要する手間を大幅に省くことができる。
の種類が変わった場合でも、その試験開始に際し、準備
に要する手間を大幅に省くことができる。
第1図はこの出願の第1乃至第3発明の良否判定の基本
的考え方を説明するための波形図、第2図はこの出願の
第1発明の実施例を示すブロック図、第3図はこの出願
の第2発明の実施例を示すブロック図、第4図はこの出
願の第3発明の実施例を示すブロック図、第5図は第3
発明の動作を説明するための波形図、第6図乃至第8図
は従来の技術を説明するためのブロック図、第9図はア
ナログ波形の平均値の良否判定動作を説明するための波
形図である。 1:入力端子、5,5A,5B,5C……5N:AD変換器、6:累積加算
器、7:カウンタ、13,14:デイジタル比較器、15,18:マル
チプレクサ。
的考え方を説明するための波形図、第2図はこの出願の
第1発明の実施例を示すブロック図、第3図はこの出願
の第2発明の実施例を示すブロック図、第4図はこの出
願の第3発明の実施例を示すブロック図、第5図は第3
発明の動作を説明するための波形図、第6図乃至第8図
は従来の技術を説明するためのブロック図、第9図はア
ナログ波形の平均値の良否判定動作を説明するための波
形図である。 1:入力端子、5,5A,5B,5C……5N:AD変換器、6:累積加算
器、7:カウンタ、13,14:デイジタル比較器、15,18:マル
チプレクサ。
Claims (3)
- 【請求項1】アナログ入力信号をAD変換するAD変換器
と、 AD変換した入力データと、平均値の良否を判定する比較
データを選択して取り出すことができるマルチプレクサ
と、 このマルチプレイクサで選択した入力データ及び比較デ
ータを各データ別に選択して加算する累積加算器と、 この累積加算器で所定回数加算した入力データと、この
入力データと同じ回数累積加算した比較データの大小を
比較する比較器と、 によって構成した平均値の高速良否判定装置。 - 【請求項2】アナログ入力信号をAD変換するAD変換器
と、 AD変換した入力データと、平均値の良否を判定する上限
比較データと、下限比較データを選択して取り出すこと
ができるマルチプレクサと、 このマルチプレイクサで選択した入力データ及び上限比
較データ、下限比較データを各データごとに選択して加
算する累積加算器と、 この累積加算器で所定回数加算した入力データの加算値
と上限比較データの加算値を比較して入力データの平均
値が上限値を越えたか否かを判定する上限比較器と、 上記累積加算器で所定回数加算した入力データの加算値
と下限比較データの加算値の大小を比較して入力データ
の平均値が下限値を超えたか否かを判定する下限比較器
と、 によって構成した平均値の高速良否判定装置。 - 【請求項3】上記請求項(1)又は(2)に記載したマ
ルチプレクサを第1マルチプレクサとし、この第1マル
チプレクサのAD変換した入力データが与えられる入力端
子に第2マルチプレクサを接続し、この第2マルチプレ
クサによって複数のAD変換データを選択し、この選択し
て取り出されたAD変換データを上記第1マルチプレクサ
を通じて累積加算器に入力するように構成したことを特
徴とする請求項(1)又は(2)記載の平均値の高速良
否判定装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1022166A JP2882413B2 (ja) | 1989-01-30 | 1989-01-30 | 平均値の高速良否判定装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1022166A JP2882413B2 (ja) | 1989-01-30 | 1989-01-30 | 平均値の高速良否判定装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02201177A JPH02201177A (ja) | 1990-08-09 |
JP2882413B2 true JP2882413B2 (ja) | 1999-04-12 |
Family
ID=12075232
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1022166A Expired - Lifetime JP2882413B2 (ja) | 1989-01-30 | 1989-01-30 | 平均値の高速良否判定装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2882413B2 (ja) |
-
1989
- 1989-01-30 JP JP1022166A patent/JP2882413B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH02201177A (ja) | 1990-08-09 |
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