JP3592993B2 - デジタル・ピーク検出器並びに最大値及び最小値検出方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、一般に、デジタル・ピーク検出器及び検出方法に関し、特に、オシロスコープなどの測定試験機器に有用なデジタル・ピーク検出器及びその方法に関する。
【０００２】
【従来の技術】
オシロスコープ、デジタル化装置（デジタイザ）などの高速デジタル測定試験機器は、インターリーブされた複数の取り込みパイプ（取り込み手段）を用いて、これら複数の取り込みパイプがサンプリングしたサンプルを、単一取り込みチャネルによる入力信号のデジタル化されたサンプルとして取り込んでいる。なお、インターリーブとは、複数個の部分に分けて、それらの動作周期を少しずつずらして等化的に高速動作を実現することである。共通のサンプリング・クロック信号を用いて、各パイプ内の回路を駆動する。各パイプのサンプリング・クロック信号は、他のパイプのサンプリング・クロック信号から遅延されている。各パイプは、入力信号をサンプリングするトラック・ホールド回路と、アナログ・サンプルをデジタル化するアナログ・デジタル変換器と、デジタル化されたサンプルをユーザが選択した取り込みレートでデシメーション（間引き）するデマルチプレックサとを具えている。各パイプからのデシメーションしたデジタル化取り込みサンプルは、インターリーブされ、メモリに蓄積されて、表示及び／又は他の処理がされる。インターリーブされ蓄積されたサンプルは、チャネル取り込みレートを最大にできる。この最大レートは、サンプル・クロック・レートよりも実際的にＮ倍だけ早い。なお、Ｎは、取り込みパイプの数である。
【０００３】
【発明が解決しようとする課題】
本願出願人のアメリカ合衆国オレゴン州ビーバートンのテクトロニクス・インコーポレイテッドが製造販売しているＴＤＳ７００シリーズ・オシロスコープは、低速取り込み期間中に、規則的取り込みサンプルの間に生じる高速事象を検出するために、デジタル・ピーク検出取り込みモードを具えている。デジタル・ピーク検出の期間中、取り込みパイプの１つは、そのパイプの最大サンプリング・レートにてサンプルを取り込み、低速が要求される取り込みレートの期間にわたって高速サンプルの最小値及び最大値を捕らえる。各取り込みインターバル（時間間隔）における最小値及び最大値を、表示用メモリに蓄積する。この方法は、取り込みパイプのサンプリング・レート以上の継続時間の事象を捕らえることに限定される。
【０００４】
デジタル・ピーク検出取り込み機能が作用している期間中に、より短い継続時間の事象を取り込める装置及び方法が必要とされている。
【０００５】
したがって、本発明の目的は、一層短い継続期間の事象を取り込めるデジタル・ピーク検出器並びに最大値及び最小値検出方法を提供することである。
【０００６】
【課題を解決するための手段】
本発明は、インターリーブされたデジタル・ピーク検出器と、その動作方法に関するものであり、入力信号を受けるように結合された複数の取り込みパイプ（取り込み手段）を具えている。各取り込みパイプは、入力信号及びサンプリング・クロック信号を受けるアナログ・デジタル変換器を有する。各パイプに対するサンプリング・クロック信号は、遅延回路を介して供給され、各取り込みパイプの入力信号のサンプリングを選択的に遅延させる。ピーク検出器は、アナログ・デジタル変換器からの出力を受け、デジタル化した入力信号の最大値及び最小値を捕らえる。取り込み回路は、取り込み信号を受けるが、この取り込み信号は、デシメーション値に応じてサンプリング・クロック信号をデシメーションして、取り込みクロック信号を発生し、この取り込みクロック信号によりラッチ回路をトリガする。このラッチ回路は、ピーク検出器が捕らえた最大値及び最小値を蓄積する。プログラム制御で動作する制御器は、取り込みインターバルにわたって取り込みパイプの各々からの最大及び最小ピーク検出値を比較して、取り込みインターバルにおける複数の取り込みパイプの総てに対する最大及び最小ピーク検出値を発生する。なお、本明細書において、最大値、最大ピーク値、最大ピーク検出値は同じ意味であり、最小値、最小ピーク値、最小ピーク検出値も同じ意味である。
【０００７】
さらに、本発明は、インターリーブされたデジタル・ピーク検出器を改善しており、トラック・ホールド回路は、入力信号のアナログ値を捕らえて、アナログ・デジタル変換器に入力する。本発明の好適実施例においては、取り込み回路は、取り込みメモリを具えており、このメモリは、取り込みインターバルにわたるラッチされた最大及び最小ピーク検出値を蓄積する。この取り込み回路は、プログラマブル（プログラム可能な）デシメータ（デシメーション回路）として作用するデマルチプレックサも具えており、このデマルチプレックサは、サンプリング信号及びデシメーション値を受けて、このデシメーション値に応じてサンプリング信号をデシメーションすることにより、取り込みクロック信号を発生する。取り込みクロック信号は、ラッチ回路をトリガして、ピーク検出器からの捕らえた最大及び最小値を蓄積する。
【０００８】
インターリーブされたデジタル・ピーク検出器を用いて最大値及び最小値を検出する方法は、多数の取り込みパイプ（取り込み手段）を用いて入力信号をデジタル化するステップを有する。各取り込みパイプは、共通サンプリング・クロック信号を受けるアナログ・デジタル変換器を有する。この共通サンプリング・クロック信号は、各パイプの遅延回路にて調整可能に遅延される。各取り込みパイプ内のデジタル化された入力信号の最大及び最小ピーク値を、取り込みインターバルにわたって捕らえ、蓄積する。取り込みインターバルにわたる各取り込みパイプからのデジタル化された入力信号から捕らえ蓄積した最大及び最小ピーク値を比較して、取り込みインターバルにわたる全体の最大ピーク値及び最小ピーク値を発生する。このインターバルにわたる全体の最大及び最小ピーク値が表示される。デジタル化ステップ、ピーク検出ステップ、蓄積ステップ及び比較ステップは、その後の取り込みインターバルにわたっても繰り返されて、表示用の取り込み記録を作る。デジタル化ステップは、サンプリング・クロック信号の瞬間に入力信号のアナログ値を捕らえるステップも含んでおり、アナログ・デジタル変換器によりデジタル化を行う。
【０００９】
本発明の目的、利点及び新規な特徴は、添付図を参照した以下の詳細説明から更に理解できよう。
【００１０】
【発明の実施の形態】
以下、本発明の好適実施例を説明する。なお、同じ素子は、同じ参照符号で示す。なお、以下の詳細説明において、多くの特定細部は、単に本発明を理解するためのものである。しかし、これら特定細部によらなくても、本発明を実施できることが当業者には理解できよう。本発明を不明瞭にしないため、他の場合における既知の方法、手順、部品及び回路については、詳細に説明しない。
【００１１】
また、本発明を理解するのに有用な方法について、多くの個別のステップとして種々の動作についても説明するが、これら動作がその順序通りに行われなくてもよい。
【００１２】
図１は、本発明によるデジタル・ピーク検出器１０のブロック図である。このデジタル・ピーク検出器１０は、オシロスコープ、デジタイザなどの測定試験機機に組み込んでもよい。かかる測定試験機器では、１個以上の取り込みチャネル１４と、ノブやボタンなどの多くの制御器を有する正面パネル１６と、陰極線管や液晶表示器などの表示器１８とを具えている。内部的には、ＲＯＭ（リード・オンリ・メモリ）２２に蓄積されたプログラム命令を実行する１個以上のマイクロプロセッサ（μＰ）２０により、測定試験機器が制御される。取り込みチャネル１４が取り込んだデータは、ＲＡＭ（ランダム・アクセス・メモリ）２４に蓄積される。取り込みチャネル１４は、多数の取り込みパイプ（取り込み手段）２６を具えており、これらの内の４個である取り込みパイプ２６Ａ、２６Ｂ、２６Ｃ及び２６Ｄを例として示す。任意の数の取り込みパイプにより本発明を実施できるが、好適な数は、２のべき乗（例えば、２、４、８、１６・・・）である。システム・クロック回路２８は、１個以上のクロック信号を発生して、デジタル・ピーク検出器１０を含む測定試験機器内の回路のタイミングを制御する。
【００１３】
取り込みパイプ２６Ａ、２６Ｂ、２６Ｃ及び２６Ｄは、アナログ・デジタル（Ａ／Ｄ）変換器４０Ａ、４０Ｂ、４０Ｃ及び４０Ｄを夫々含んでおり、これらアナログ・デジタル変換器は、共通の入力信号３０を受ける。また、各取り込みパイプは、遅延回路（Ｄａ〜Ｄｄ）４２Ａ、４２Ｂ、４２Ｃ及び４２Ｄを含んでおり、これら遅延回路は、共通のサンプリング・クロック信号と、マイクロプロセッサ２０からの異なる遅延値、即ち、遅延制御電圧とを受ける。これら遅延回路は、サンプリング・クロック信号をアナログ・デジタル変換器４０Ａ、４０Ｂ、４０Ｃ及び４０Ｄの各々に供給し、これらアナログ・デジタル変換器は、入力信号を表すデジタル値を発生する。これらアナログ・デジタル変換器の各々からのデジタル値は、夫々のデジタル・ピーク検出器４４Ａ、４４Ｂ、４４Ｃ及び４４Ｄに供給される。これらデジタル・ピーク検出器４４Ａ、４４Ｂ、４４Ｃ及び４４Ｄは、アナログ・デジタル変換器４０Ａ、４０Ｂ、４０Ｃ及び４０Ｄを駆動するのと同じサンプリング・クロック信号により駆動されるが、サンプリング・クロック信号は、遅延回路４６Ａ、４６Ｂ、４６Ｃ及び４６Ｄの伝搬遅延及び変換時間だけ適切に遅延されている。デジタル・ピーク検出器４４Ａ、４４Ｂ、４４Ｃ及び４４Ｄは、ピーク最大デジタル値及びピーク最小デジタル値を捕らえ、これらの値を取り込み回路４８Ａ、４８Ｂ、４８Ｃ及び４８Ｄの夫々に供給する。これら取り込み回路は、取り込みクロック信号を受けて、取り込みインターバルにわたってピーク最大値及びピーク最小値をラッチして、これら値を夫々の取り込みメモリに蓄積する。本発明の好適実施例において、デジタル・ピーク検出器１０用の取り込みインターバルは、詳細に後述する取り込みクロック信号の２サイクルを含んでいる。プログラムで制御されるマイクロプロセッサ２０は、各パイプにて捕らえた最大ピーク値及び最小ピーク値の各々を比較し、総てのパイプにおける最大ピーク値及び最小ピーク値を、取り込みインターバルにわたる最大ピーク値及び最小ピーク値として蓄積する。
【００１４】
マイクロプロセッサ２０からの遅延値、即ち、遅延制御電圧は、アナログ・デジタル変換器４０Ａ、４０Ｂ、４０Ｃ及び４０Ｄのサンプリング時間を調整して、サンプリング・クロック・レートのＮ倍である実効サンプリング・レートを実現する。なお、Ｎは、取り込みパイプの数である。例えば、サンプリング・クロック・レートは、１ギガサンプル／秒、即ち、１ナノ秒である。１ナノ秒のレートを４（取り込みパイプの数）で除算することにより、実効サンプリング・レートが２５０ピコ秒になる。各パイプの遅延回路は、前段のパイプに対して、各パイプ内の回路を駆動するサンプリング・クロック信号に２５０ピコ秒の遅延を付加する。各アナログ・デジタル変換器のクロック信号の遅延時間の前段に対する増分値は、［１／Ｎ］×［サンプリング・クロック周期］であるので、各アナログ・デジタル変換器は、サンプリング・クロック信号の間の独自の時間部分を捕捉する。インターリーブにより、４個の取り込みパイプからのデジタル・データの実効サンプリング・レートは、実際のサンプリング・レートの４倍である。アナログ・デジタル変換器４０Ａ、４０Ｂ、４０Ｃ及び４０Ｄは、遅延回路４２Ａ、４２Ｂ、４２Ｃ及び４２Ｄの各々からのクロック信号により決まる特定の時間インターバルにて、入力信号を表すデジタル値を発生する。
【００１５】
デジタル・ピーク検出器４４Ａ、４４Ｂ、４４Ｃ及び４４Ｄは、当業者に周知のように、アナログ・デジタル変換器４０Ａ、４０Ｂ、４０Ｃ及び４０Ｄからの最大デジタル値及び最小デジタル値の両方を捕らえる。デジタル・ピーク検出器４４Ａ、４４Ｂ、４４Ｃ及び４４Ｄが捕らえた最大及び最小デジタル値は、取り込み回路４８Ａ、４８Ｂ、４８Ｃ及び４８Ｄに供給される。これら取り込み回路は、取り込みクロック信号を受けると、最大及び最小デジタル値をラッチする。取り込みクロック・レートは、正面パネル制御器１６を用いて選択されたユーザ定義設定である。取り込みクロック信号は、多くの方法で発生できるが、図１はその１方法である。システム・クロック回路２８は、マイクロプロセッサ２０からのデシメーション値を受けるプログラマブル・デシメータを含んでもよい。これらデシメーション値は、正面パネル１６を用いてユーザが定義した取り込みレート設定から求める。例えば、サンプリング・クロック・レートが１ギガサンプル／秒で、ユーザ定義取り込みサンプリング・レートが１メガサンプル／秒に設定される。ユーザ定義取り込みレートによりサンプリング・クロック・レートを分割して、１０００のデシメーション値を求める。取り込みクロック信号を発生する他の方法は、図７に示すように、取り込み回路の各々にデシメータを設けることであるが、この点については、詳細に後述する。
【００１６】
最大及び最小のピーク検出値の両方を取り込み回路４８Ａ、４８Ｂ、４８Ｃ及び４８Ｄに同時に供給する。本発明の好適実施例に用いるメモリ・データ・バスの大きさのために、各値を夫々の取り込みメモリにロードするためには、２個の取り込みクロック信号が必要である。これにより、２取り込みクロック・サイクルで、デジタル・ピーク検出モード用の取り込みインターバルができる。異なる取り込みクロック・サイクル毎に、リセット・ストローブを取り込み回路４８Ａ、４８Ｂ、４８Ｃ及び４８Ｄの各々からピーク検出器４４Ａ、４４Ｂ、４４Ｃ及び４４Ｄのリセット端子Ｒに供給する。これにより、ピーク検出器は、次の入力デジタル値を、次の取り込みインターバル用の初期最大及び最小デジタル値として蓄積する。ピーク検出器の捕らえた最大及び最小デジタル値は、上述の取り込みメモリに蓄積される。より広いメモリ・バスにより、単一の取り込みクロック信号を用いて、捕らえた最大及び最小デジタル値を蓄積できるので、各取り込みクロックにて取り込みインターバルが確立することが明らかである。好適実施例においては、取り込みメモリは、取り込み回路４８Ａ、４８Ｂ、４８Ｃ及び４８Ｄの一部であるが、これらメモリは、測定試験機器のＲＡＭ２４の一部でもよい。
【００１７】
図２〜図６は、本発明によるインターリーブ・デジタル・ピーク検出器１０におけるデジタル・サンプルの取り込み及び処理を示す図である。図２〜図６の要素で、図１と同じものは、同じ参照符号で示す。これらの図は、多くの取り込みインターバルの１つを示し、ここでのインターバルは、サンプリング・インターバルの４倍である。図２は、代表的な入力信号３０を示す。図３は、取り込みインターバルにおける４個のインターリーブ取り込みパイプ２６Ａ、２６Ｂ、２６Ｃ及び２６Ｄを用いた入力波形のサンプリング点を示す。図４は、図１における入力信号３０のデジタル化サンプルを代表的に示し、これらサンプルの位置は、４個の取り込みパイプ２６Ａ、２６Ｂ、２６Ｃ及び２６Ｄの各々に対して、図３のサンプリング位置である。図５は、デジタル・ピーク検出器４４Ａ、４４Ｂ、４４Ｃ及び４４Ｄの夫々で捕らえた最小値及び最大値を夫々示す。図６は、図５の最大値及び最小値の比較結果を示し、この比較により、取り込みインターバルにわたって蓄積された最大及び最小のピーク・デジタル値を発生する。最大ピーク検出値は、取り込みパイプ２６Ｃのデータから発生され、最小ピーク検出値は、取り込みパイプ２６Ｄのデータから発生される点に留意されたい。
【００１８】
図７は、本発明によるデジタル・ピーク検出器１０の他の実施例の詳細なブロック図である。図１と同じ素子は、同じ参照符号で示す。上述の如く、デジタル・ピーク検出器１０は、測定試験機器の一部であり、この機器は、多数の取り込みチャネル１４と、正面パネル１６と、表示器１８と、マイクロプロセッサ（μＰ）による制御器２０と、関連したＲＯＭ２２及びＲＡＭ２４と、システム・クロック回路２８とを具えている。取り込みチャネル１４の各々は、多数の取り込みパイプ（取り込み手段）２６Ａ、２６Ｂ、２６Ｃ及び２６Ｄを有している。各取り込みパイプは、アナログ・デジタル（Ａ／Ｄ）変換器４０Ａ、４０Ｂ、４０Ｃ及び４０Ｄと、デジタル遅延回路（Ｄａ〜Ｄｄ）４２Ａ、４２Ｂ、４２Ｃ及び４２Ｄと、ピーク検出器４４Ａ、４４Ｂ、４４Ｃ及び４４Ｄとを具えている。本発明の好適実施例において、トラック・ホールド（Ｔ／Ｈ）回路５０Ａ、５０Ｂ、５０Ｃ及び５０Ｄの各々は、アナログ・デジタル変換器４０Ａ、４０Ｂ、４０Ｃ及び４０Ｄの各々に関連している。遅延回路４２Ａ、４２Ｂ、４２Ｃ及び４２Ｄに供給する遅延値、即ち、遅延制御信号は、マイクロプロセッサ２０からのデジタル値を受けるデジタル・アナログ（Ｄ／Ａ）遅延回路５２が発生する。上述の如く、遅延回路４２Ａ、４２Ｂ、４２Ｃ及び４２Ｄに供給された遅延値に応じて、システム・クロック回路２８からの共通サンプリング・クロック信号の遅延を調整して、取り込みパイプ２６Ａ、２６Ｂ、２６Ｃ及び２６Ｄの各々に供給して、各パイプのサンプリング時点を他のパイプに対してある値だけオフセットする。
【００１９】
本発明の好適実施例において、サンプリング・クロック・レートは、２．５ギガサンプル／秒であり、各パイプ・サンプル・クロック信号は、４００ピコ秒でクロックされる。各パイプ・クロック信号の遅延オフセットは、前段のパイプに対して１００ピコ秒であり、実効サンプリング・レートが１０ギガサンプル／秒になる。遅延されたサンプリング・クロック信号を、取り込みパイプ２６Ａ、２６Ｂ、２６Ｃ及び２６Ｄのトラック・ホールド回路５４Ａ、５４Ｂ、５４Ｃ及び５４Ｄの各々に供給する。これらトラック・ホールド回路は、遅延されたサンプリング・レートでアナログ入力信号３０をサンプリングし、サンプリングしたアナログ信号をアナログ・デジタル変換器４０Ａ、４０Ｂ、４０Ｃ及び４０Ｄの各々に供給する。本発明の好適実施例において、遅延要素５６Ａ、５６Ｂ、５６Ｃ及び５６Ｄで代表的に示す適切なタイミング遅延要素を用いて、取り込みパイプ２６Ａ、２６Ｂ、２６Ｃ及び２６Ｄの各々に対するサンプル・クロック信号をパイプの他の回路要素に供給する。アナログ・デジタル変換器４０Ａ、４０Ｂ、４０Ｃ及び４０Ｄは、サンプリングしたアナログ信号をデジタル値に変換し、これら値をデジタル・ピーク検出器４４Ａ、４４Ｂ、４４Ｃ及び４４Ｄに供給する。デジタル・ピーク検出器４４Ａ、４４Ｂ、４４Ｃ及び４４Ｄは、取り込みインターバルにわたる最大及び最小ピーク・デジタル値を捕らえ、これら捕らえたピーク値をプログラマブル・デシメータ５８Ａ、５８Ｂ、５８Ｃ及び５８Ｄの各々に供給する。
【００２０】
プログラマブル・デシメータ５８Ａ、５８Ｂ、５８Ｃ及び５８Ｄの各々は、プログラマブル・デシメータ回路を含んでいる。このプログラマブル・デシメータ回路は、システム・クロック回路２８、より好ましくは、各パイプ内で別の回路を駆動する同じタイミング・チェーンから同じクロック信号を受る。マイクロプロセッサ２０からのデシメーション値は、正面パネル１６からのユーザ定義取り込みクロック・レートに応答して、デシメータに供給される。デシメーションされたサンプリング・クロック信号は、取り込みクロック信号を発生し、この取り込みクロック信号が、捕らえた最小及び最大デジタル・ピーク値をデシメータ内の蓄積ラッチにラッチする。また、この取り込みクロック信号を用いて、捕らえた最大及び最小デジタル・ピーク値を取り込みメモリ６０Ａ、６０Ｂ、６０Ｃ及び６０Ｄの各々にラッチする。したがって、捕らえた最大及び最小デジタル・ピーク検出値の両方を取り込みメモリ６０Ａ、６０Ｂ、６０Ｃ及び６０Ｃにロードするのに、２個の取り込みクロック信号が必要である。これは、異なる取り込みクロック信号毎に、リセット用ストローブをデジタル・ピーク検出器４４Ａ、４４Ｂ、４４Ｃ及び４４Ｄのリセット端子Ｒに送って、次のデジタル値を、デジタル・ピーク検出器４４Ａ、４４Ｂ、４４Ｃ及び４４Ｄの新たな取り込みインターバル期間中の初期最大及び最小ピーク値として設定することが必要となる。本発明の好適実施例の場合、取り込みメモリ６０Ａ、６０Ｂ、６０Ｃ及び６０Ｄは、取り込みパイプ２６Ａ、２６Ｂ、２６Ｃ及び２６Ｄの各々に関連し、測定試験機器用ＲＡＭメモリ２４の一部とは関係しない。
【００２１】
各パイプの捕らえた最大及び最小デジタル・ピーク値は、マイクロプロセッサ２０に供給される。ここでは、プログラム制御の下に、取り込みインターバルにわたる取り込みパイプ２６Ａ、２６Ｂ、２６Ｃ及び２６Ｄの最大及び最小デジタル・ピーク値が比較されて、これらの中の最大のデジタル値及び最小のデジタル値が取り込みインターバルにわたる最大デジタル・ピーク値及び最小デジタル・ピーク値として蓄積される。これら蓄積された値は、更に処理されて、表示器１８により表示される。
【００２２】
多数の取り込みパイプを用いて、入力信号を表すデジタル値を取り込むデジタル・ピーク検出器１０について上述した。各取り込みパイプは、各パイプ毎に遅延された共通サンプリング信号を受けるので、サンプリング・クロック・レートよりも早い実効レートでサンプルを取り込める。各パイプは、夫々のオフセット・サンプリング・レートでデジタル値を発生し、取り込みインターバルにわたるピーク最大及び最小デジタル値を捕らえる。取り込みインターバルは、同じサンプリング・クロック信号から得た２個の取り込みクロック・パルスと、ユーザ定義の取り込みレートから得たデシメーション値とを用いる。プログラム制御の下で動作するマイクロプロセッサを用いて、各パイプ毎に、捕らえた最大及び最小デジタル・ピーク値が比較され、各取り込みインターバル期間中の最大及び最小デジタル・ピーク検出値を発生する。
【００２３】
よって、本発明によるインターリーブされたデジタル・ピーク検出器及び方法について上述した。当業者には、上述の説明に対して、本発明に多くの変更変形を施すことができようが、図示し、上述した特定実施例は、本発明を限定するためのものではない。例えば、プログラマブル・デシメータ及びラッチを有する取り込み回路は、デマルチプレックサとして実施できる。さらに、上述では、特定のサンプリング・レート及び取り込みレートで適切に動作するために、取り込みチャネルが４個の取り込みチャネルを具えていた。付加的なパイプを追加することにより、異なるサンプリング・クロック・レート及び取り込みレートにより、インターリーブされたデジタル・ピーク検出器を動作させ、好適実施例で説明したのと同じデジタル・ピーク検出値を発生させることが可能である。よって、上述の特定実施例は、その実施例そのものに本発明を限定するものではない。
【００２４】
【発明の効果】
上述の如く本発明によれば、インターリーブした複数の取り込みパイプ（取り込み手段）毎に、各取り込みインターバルにおける最大値及び最小値を求め、さらに、複数の取り込みパイプの全体に対する最大値及び最小値を求めるので、一層短い継続期間の事象も含めて、最大値及び最小値を取り込める。
【図面の簡単な説明】
【図１】本発明によるデジタル・ピーク検出器の好適実施例のブロック図である。
【図２】本発明によるデジタル・ピーク検出器に供給されるアナログ入力波形の波形図である。
【図３】本発明によるデジタル・ピーク検出器を用いて、入力波形をサンプリングする際のサンプル点を示す図である。
【図４】本発明によるデジタル・ピーク検出器を用いて取り込んだデジタル・サンプルを示す図である。
【図５】本発明によるデジタル・ピーク検出器におけるデジタル・ピーク検出器でのデジタル・サンプルの検出を示す図である
【図６】本発明によるデジタル・ピーク検出器からの蓄積された最大デジタル・サンプル及び最小デジタル・サンプルを示す図である。
【図７】本発明によるデジタル・ピーク検出器の他の好適実施例の詳細なブロック図である。
【符号の説明】
１０ デジタル・ピーク検出器
１４ 取り込みチャネル
１６ 正面パネル
１８ 表示器
２０ マイクロプロセッサ
２２ ＲＯＭ
２４ ＲＡＭ
２６ 取り込み手段
２８ システム・クロック回路
４２ 遅延回路
４４ デジタル・データ・ピーク検出器
４６ 遅延回路
４８ 取り込み回路

Claims (3)

1. インターリーブされたデジタル・ピーク検出器であって、
   入力信号を受けるように結合された複数の取り込み手段を具え、
   該複数の取り込み手段の各々は、
   上記入力信号及びサンプリング・クロック信号を受けて、上記入力信号をデジタル化するアナログ・デジタル変換器と、
   該アナログ・デジタル変換器からの出力を受け、上記デジタル化された入力信号の最大値及び最小値を捕らえるピーク検出器と、
   デシメーション値に応じて上記サンプリング・クロック信号をデシメーションして得た取り込みクロック信号を受け、上記ピーク検出器が捕らえた上記最大値及び上記最小値をラッチして蓄積する取り込み回路とを有し、
   上記デジタル・ピーク検出器は、
   各取り込みインターバルにおいて上記取り込み手段の各々からの上記最大値及び上記最小値を比較して、上記取り込みインターバルにおける上記複数の取り込み手段全体の最大値及び最小値を発生する手段を更に具え、
   上記取り込み手段の各々の上記サンプリング・クロック信号が遅延回路を介して供給され、上記取り込み手段の各々による上記入力信号のサンプリングを選択的に遅延させることを特徴とするデジタル・ピーク検出器。
2. インターリーブされたデジタル・ピーク検出器であって、
   入力信号を受けるように結合された複数の取り込み手段を具え、
   該複数の取り込み手段の各々は、
   上記入力信号及びサンプリング・クロック信号を受けて、上記入力信号をデジタル化するアナログ・デジタル変換器と、
   該アナログ・デジタル変換器からの出力を受け、上記デジタル化された入力信号の最大値及び最小値を捕らえるピーク検出器と、
   上記サンプリング・クロック信号及びデシメーション値を受け、上記デシメーション値に応じて上記サンプリング・クロック信号をデシメーションして取り込みクロック信号を発生して、上記ピーク検出器からの上記最大値及び上記最小値をラッチするプログラマブル・デシメータと、
   上記取り込みクロック信号の２サイクルの取り込みインターバル毎に上記ピーク検出器からのラッチされた上記最大値及び上記最小値を蓄積する取り込みメモリとを有し、
   上記デジタル・ピーク検出器は、
   各取り込みインターバルにおいて上記取り込み手段の各々からの上記最大値及び上記最小値を比較して、上記取り込みインターバルにおける上記複数の取り込み手段全体の最大値及び最小値を発生する手段とを更に具え、
   上記取り込み手段の各々の上記サンプリング・クロック信号が遅延回路を介して供給され、上記取り込み手段の各々による上記入力信号のサンプリングを選択的に遅延させることを特徴とするデジタル・ピーク検出器。
3. 取り込みシステムにおいて、最大値及び最小値を検出する方法であって、
   遅延回路により遅延調整された共通サンプリング・クロック信号を受けるアナログ・デジタル変換器を夫々有する複数の取り込み手段を用いて入力信号をデジタル化し、
   デジタル化された入力信号の最大値及び最小値を各取り込みインターバルにわたって上記取り込み手段の各々によって捕らえ、
   上記取り込みインターバルにわたって、上記デジタル化され、捕らえた入力信号の最大値及び最小値を上記取り込み手段の各々により蓄積し、
   上記取り込み手段の各々からの上記デジタル化された入力信号の上記最大値及び上記最小値を比較し、上記取り込みインターバルにおける上記複数の取り込み手段全体に対する最小値及び最大値を発生させる
   ことを特徴とする最大値及び最小値検出方法。

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