KR100576226B1

KR100576226B1 - 인터리브형 디지털 피크 검출기

Info

Publication number: KR100576226B1
Application number: KR1020000022440A
Authority: KR
Inventors: 모저마이클에프.
Original assignee: 텍트로닉스 인코포레이티드
Priority date: 1999-04-29
Filing date: 2000-04-27
Publication date: 2006-05-03
Also published as: DE60012075D1; US6121799A; EP1048954A2; EP1048954B1; CN1272628A; CN1145035C; TW493077B; DE60012075T2; JP2000329793A; JP3592993B2; KR20000077098A; EP1048954A3

Abstract

인터리브형 디지털 피크 검출기는 다중 획득 파이프를 구비하고, 상기 각 파이프는 공용 입력 신호를 수신한다. 각 획득 파이프는 각 파이프에 각 아날로그-디지털 변환기의 샘플 시간을 선택적으로 지연시키기 위해 아날로그 지연 회로를 통하여 지연되는 공용 샘플 클록 신호를 수신한다. 각 파이프는 아날로그-디지털 변환기로부터 디지타이징된 출력을 수신하고, 최대 및 최소 피크 값을 축적하는 피크 검출기를 갖는다. 프로그램 가능 데시메이터(decimator)는 샘플 클록 신호 및 데시메이션 값의 함수로서 샘플 클록 신호를 데시메이팅하여 획득 클록을 만들기 위한 데시메이션 값을 수신하여, 피크 검출기로부터 축적된 최대 및 최소 값을 저장하기 위해 래치 회로를 트리거(trigger)한다. 획득 메모리는 획득 구간에 걸쳐 래치된 최대 및 최소 피크 검출기 값을 저장하고, 각 획득 파이프로부터의 최대 및 최소 피크 검출기 값은 획득 파이프를 위한 획득 구간에 걸쳐 최대 및 최소 피크 검출기 값을 생성하기 위한 프로그램 제어 하에서 획득 구간에 걸쳐 비교가 이루어진다.

인터리브, 피크 검출기, 디지털, 디지털 피크 검출기, 오실로스코프, 계측기

Description

인터리브형 디지털 피크 검출기 {AN INTERLEAVED DIGITAL PEAK DETECTOR}

도 1은 본 발명에 따른 디지털 피크 검출기를 예시하는 블록도.

도 2(A)는 본 발명에 따라 디지털 피크 검출기에 입력되는 아날로그 입력 파형을 예시하는 파형 도면.

도 2(B)는 본 발명에 따라 디지털 피크 검출기를 사용하여 입력 파형을 샘플링하는 것을 예시하는 샘플 지점 도면.

도 2(C)는 본 발명에 따라 디지털 피크 검출기를 사용하여 획득한 디지털 샘플을 예시하는 디지타이징된 샘플 도면.

도 2(D)는 본 발명에 따라 디지털 피크 검출기에서 디지털 샘플의 축적을 예시하는 축적된 디지털 샘플 도면.

도 2(E)는 본 발명에 따라 디지털 피크 검출기로부터 저장된 최대 및 최소 디지털 샘플을 예시하는 저장된 디지털 샘플 도면.

도 3은 본 발명에 따른 디지털 피크 검출기를 예시하는 더 자세한 블록도.

본 발명은 일반적으로 디지털 피크 검출기에 관한 것이며, 더 구체적으로는 오실로스코프와 같은 측정 시험 기기에 사용될 수 있는 디지털 피크 검출 회로 및 획득 모드에 관한 것이다.

오실로스코프, 디지타이저, 및 기타 같은 종류의 고속 디지털 측정 기기는 획득 채널에서 입력 신호의 디지털화된 샘플을 획득하기 위해 인터리브형(interleaved) 획득 파이프들을 사용한다. 각 파이프의 회로를 구동하는데 공용 샘플 클록이 사용되며, 상기 각 파이프의 샘플 클록은 다른 파이프의 샘플 클록에서 지연되어 입력된다. 각 파이프는 입력 신호를 샘플링하는 트랙-홀드(track-and-hold), 아날로그 샘플을 디지타이징하는 아날로그-디지털 변환기, 디지타이징된 샘플을 사용자가 선택한 획득 속도로 데시메이팅(decimating) 하는 디멀티플렉서(demultiplexer)를 구비한다. 각 파이프에서 디지타이징되고 데시메이팅된 획득 샘플은 디스플레이 및/또는 추가 처리를 위해 메모리에 번갈아 삽입되고 저장된다. N이 획득 파이프 갯수일때, 번갈아 삽입되고 저장된 샘플은 샘플 클록 속도보다 실효적으로 N배 더 큰 최대 채널 획득 속도를 제공한다.

본 발명의 출원인인 오리건 주 윌슨빌에 있는 Tektronix, Inc.사에 의해 제조 판매되는 TDS 700 시리즈 오실로스코프는 정규 획득 샘플들 사이에서 발생하는 고주파를 검출하기 위해 저속 데이터 획득 중에 사용되는 디지털 피크 검출 획득 모드를 포함한다. 디지털 피크 검출 중에 획득 파이프 중의 하나는 파이프의 최대 샘플링 속도로 샘플을 획득하고, 요구되는 획득 속도보다 느린 기간에 걸쳐 고속 샘플의 최소 값과 최대 값을 축적한다. 각 획득 간격 사이에 걸쳐 있는 상기 최소 및 최대 값은 디스플레이용 메모리에 저장된다. 이 방법은 획득 파이프의 샘플링 속도와 같거나 더 큰 구간에서 사건을 포착하는데 제한이 있다.

필요한 것은 디지털 피크 검출 획득 함수 중에 더 짧은 구간의 사건을 획득하기 위한 장치와 방법이다.

따라서 본 발명은 입력 신호를 수신하기 위해 결합되는 복수의 획득 파이프를 포함하는 인터리브형 디지털 피크 검출기 및 동작 방법으로 인도된다. 각 획득 파이프는 입력 신호를 수신하고 클록 신호를 샘플링하는 아날로그-디지털 변환기를 구비한다. 각 파이프용으로 샘플링된 클록 신호는 입력 신호의 샘플링을 각 획득 파이프에 맞게 선택적으로 지연시키는 지연회로를 통하여 결합된다. 피크 검출기는 아날로그-디지털 변환기의 출력을 수신하고 디지타이징된 입력 신호의 최대 및 최소 값을 축적한다. 획득 회로는 피크 검출기에서 축적된 최대, 최소 값을 저장하는 래치 회로를 트리거하기 위한 데시메이션(decimation) 값의 함수로써 샘플링 클록 신호를 데시메이팅(decimating)하는 방법으로 획득 클록을 성립시키는 획득 신호를 수신한다. 프로그램 제어 하에서 동작하는 제어기는 최대, 최소 피크 검출기 값 또는 획득 간격에 걸쳐 각 획득 파이프로부터 나온 값과 비교하고, 복수의 획득 파이프용 획득 간격에 걸쳐 최대, 최소 피크 검출기 값을 생성한다.

본 발명의 인터리브형 디지털 피크 검출기의 추가 개선에 있어서, 트랙-홀드 회로가 아날로그-디지털 변환기로 입력되는 입력 신호의 아날로그 값을 붙잡는다. 본 발명의 바람직한 실시예에 있어서, 획득 회로는 획득 간격에 걸쳐서 래치된 최대, 최소 피크 검출 값을 저장하기 위한 획득 메모리를 포함한다. 상기 획득 회로 는 데시메이션 값의 함수로 샘플링 신호를 데시메이팅함으로 획득 클록 신호를 만들기 위해 샘플링 신호 및 데시메이션 값을 수신하는 프로그램 가능 데시메이터로 동작하는 디멀티플렉서를 추가로 포함한다. 획득 클록은 피크 검출기로부터 축적된 최대, 최소 값을 저장하기 위해 래치 회로를 트리거 한다.

인터리브형 디지털 피크 검출기를 이용하여 최대 및 최소 디지털 값을 검출하기 위한 방법은 다중 획득 파이프를 사용하는 입력 신호의 디지타이징 단계를 포함하며, 상기 다중 획득 파이프의 각 파이프는 각 파이프 내의 지연회로에 의해 조정 가능하게 지연되는 공용 샘플링 클록 신호를 수신하는 아날로그-디지털 변환기를 구비한다. 각 획득 파이프에서 디지타이징된 입력 신호의 최대 및 최소 피크 값은 획득 구간에 걸쳐서 축적되고 저장된다. 획득 구간에 걸쳐 각 획득 파이프로부터 디지타이징된 입력 신호의 축적되고 저장된 최대 및 최소 값은 획득 구간에 걸쳐 생성되는 최대 및 최소 피크 값에 비교된다. 구간에 걸쳐 최대 및 최소 피크 값이 디스플레이된다. 디지타이징, 축적, 저장 및 비교 단계가 디스플레이되는 획득 기록을 형성하기 위해 추가 획득 구간에 걸쳐 반복된다. 디지타이징 단계는 또한 아날로그-디지털 변환기에 의한 디지타이징을 위해 샘플링 클록에서 입력 신호의 아날로그 값을 붙잡는 추가 단계를 포함한다.

본 발명의 목적, 이점 및 신규 특성은 첨부한 특허청구의 범위 및 도면과 함께 이어지는 상세한 설명을 읽을 때 명백해진다.

이어지는 상세한 설명에서는, 본 발명의 철저한 이해를 제공하기 위하여 많 은 것이 구체적으로 설명된다. 그러나 당업자들은 이러한 상세한 설명 없이도 본 발명을 실시할 수 있음은 물론이다. 다른 예에서 잘 알려진 방법, 절차, 콤포넌트, 및 회로들은 자세하게 설명하지 않음으로 본 발명을 모호하게 하지 않는다.

추가로 여러 동작들이 다중 개별 단계로서 본 발명을 이해하는데 가장 도움이 되는 방법으로 설명될 것이기는 하지만, 설명 순서는 이들 동작이 반드시 순서에 의존한 것이거나, 특히 설명 순서가 필수적인 것으로 해석되어서는 안된다.

도 1을 참조하면, 본 발명에 따른 디지털 피크 검출기(10)를 예시하는 블록도가 도시된다. 디지털 피크 검출기(10)는 디지털 오실로스코프, 디지타이저 또는 기타 같은 종류의 것과 같은 측정기기에 포함되어 그것의 일부를 이룬다. 그와 같은 기기는 하나 이상의 획득 채널(14), 손잡이(knob)나 버튼 및 기타 같은 종류의 것과 같은 다기능을 갖는 전면 패널(16), 및 음극선관이나 액정 디스플레이 또는 기타 그와 같은 종류의 것과 같은 디스플레이(18)를 포함한다. 내부적으로 기기는 ROM 메모리(22)에 저장된 프로그램 명령을 실행하는 하나 이상의 마이크로프로세서(20)에 의해 제어된다. 획득 채널(14)에 의해 획득되는 데이터는 RAM 메모리(24)에 저장된다. 획득 채널(14)은 다중 획득 파이프(26A, 26B, 26C, 26D)를 포함하는데, 그 중 4개가 예로 도시된다. 본 발명은 임의의 수의 획득 파이프로 실행될 수 있는데, 획득 파이프의 수는 2의 정수승(예를 들어, 2, 4, 8, 16 ...)이되는 것이 바람직하다. 시스템 클록(28)은 디지털 피크 검출기(10) 회로를 포함하는 기기 내부에 구동회로를 위한 하나 이상의 출력 클록 신호를 제공한다.

각 획득 파이프(26A, 26B, 26C, 26D)는 공용 입력 신호(30)를 수신하는 아날 로그-디지털 변환기(40A, 40B, 40C, 40D)를 포함한다. 각 획득 파이프는 또한 지연회로(42A, 42B, 42C, 42D)를 포함하는데, 상기 지연회로는 공용 샘플 클록 및 마이크로프로세서로부터 유일한 지연값 또는 전압을 수신한다. 상기 지연회로는 각 아날로그-디지털 변환기(40A, 40B, 40C, 40D)에 샘플 클록을 제공하며, 상기 아날로그-디지털 변환기(40A, 40B, 40C, 40D)는 입력신호를 나타내는 디지털 값을 생성한다. 각 아날로그-디지털 변환기에서 나온 디지털 값들은 각각의 디지털 피크 검출기(44A, 44B, 44C, 44D)와 결합된다. 디지털 피크 검출기(44A, 44B, 44C, 44D)는 아날로그-디지털 변환기(40A, 40B, 40C, 40D)를 동일한 샘플 클록 신호에 의해 구동되지만, 지연(46A, 46B, 46C, 46D)에 의해 대표되는 것처럼 전파 지연 및 변환 시간을 고려하여 적절하게 지연된다. 디지털 피크 검출기(44A, 44B, 44C, 44D)는 최대 및 최소의 디지털 피크 값을 축적하고, 그 값을 각 획득 회로(48A, 48B, 48C, 48D)에 제공한다. 상기 획득 회로는 획득 구간에 걸쳐서 최대 및 최소의 피크를 래치하는 획득 클록 신호를 수신하고, 상기 래치 값을 각 획득 메모리에 저장한다. 본 발명의 바람직한 실시예에 있어서, 디지털 피크 검출기(10)를 위한 획득 구간은 이하에서 더 자세히 다룰 두개의 획득 클록 사이클을 포함한다. 프로그램 제어 하에서 마이크로프로세서(20)는 각각의 파이프로부터 축적된 각각의 최대 및 최소의 피크 값을 비교하고, 획득 구간에 걸쳐 최대 및 최소의 피크 값으로 파이프의 모든 파이프의 축적된 최대 및 최소 피크 값을 저장한다. 구간에서 저장된 최대 및 최소 피크 값은 디스플레이(18) 상에 디스플레이된다.

마이크로프로세서(20)로부터의 지연값 또는 전압은 아날로그-디지털 변환기(40A, 40B, 40C, 40D)의 샘플 시간을 조정하여 효과적인 샘플링 속도를 제공하는데, 효과적인 샘플링 속도는 N이 획득 파이프의 갯수일때 샘플 클록 속도가 구간당 N번인 것이다. 예를 들어 상기 샘플 클록 속도는 1G 샘플/초 또는 1 나노초이다. 1 나노초 속도를 4(획득 파이프 수)로 똑같이 나누면 결과는 250 피코초이다. 각각의 지연 회로는 250 피코초의 지연을 각 파이프의 회로를 구동하는 선행 파이프와 관련된 샘플 클록 신호에 덧붙인다. 각 아날로그-디지털 변환기의 클록 신호의 지연은 1/N * 샘플_클록_구간만큼 증가하고, 그래서 각 아날로그-디지털 변환기는 샘플 클록들 사이에 유일한 타임 슬라이스(time slice)를 붙잡을 수 있다. 4개의 획득 파이프에서 최종 디지털 데이터를 번갈아 획득하면 실효 샘플링 속도는 실제 샘플링 속도의 4배가된다. 아날로그-디지털 변환기(40A, 40B, 40C, 40D)는 각 지연회로(42A, 42B, 42C, 42D)에서 나오는 각 클록 신호에 의해 규정되는 특정 시간 구간에 입력 신호를 나타내는 디지털 값을 생성한다.

디지털 피크 검출기(44A, 44B, 44C, 44D)는 당업자에게 잘 알려져있는 아날로그-디지털 변환기(40A, 40B, 40C, 40D)로부터 디지타이징된 최대 및 초소 두 값을 모은다. 피크 검출기(44A, 44B, 44C, 44D)의 축적된 최대 및 최소 디지털 값은 획득회로(48A, 48B, 48C, 48D)에 결합되고, 상기 획득회로는 획득 클록 펄스 수신시 각각의 최대 및 최소 디지털 값을 래치한다. 상기 획득 클록 속도는 전면 패널 제어(16)를 사용하여 사용자가 선택한 것으로 설정된다. 상기 획득 클록은 한가지 방법을 예시하는 도 1과 함께 여러 가지 방법으로 생성될 수 있다. 시스템 클록(28)은 마이크로프로세서(20)로부터 데시메이션 값을 수신하는 프로그램 가능 데시메이터를 포함할 수 있다. 상기 데시메이션 값은 전면 패널(16)을 사용하여 설정하는 사용자 정의 획득 속도로부터 유도된다. 예를 들면, 샘플 클록 속도가 1 G샘플/초이고 사용자 정의 획득 샘플 속도는 1M 샘플/초이다. 샘플 클록 속도를 사용자 정의 획득 속도로 나누면 데시메이션 값 1000이 산출된다. 획득 클록을 생성하는 다른 방법은 도 3에 도시되고 이하에서 상세히 설명되는 바와 같이 각 획득회로 내에 데시메이터를 제공하는 것이다.

최대 및 최소 피크 검출기의 두 값은 획득회로(48A, 48B, 48C, 48D)에 동시에 제공된다. 본 발명의 바람직한 실시예에서 사용되는 메모리 데이터 버스의 크기 때문에 각각의 값을 획득 메모리로 로드하는데 두개의 획득 클록이 필요하다. 이것은 두개의 획득 클록 사이클에서 디지털 피크 검출 모드를 위한 획득 구간을 설정한다. 리셋 스트로브는 매 다른 획득 사이클마다 각 획득회로(48A, 48B, 48C, 48D)로부터 피크 검출기(44A, 44B, 44C, 44D)로 제공되며, 리셋 스트로브는 검출기가 다음에 입력되는 디지털 값을 다음 획득 구간동안에 초기 최대 및 최소 디지털 값으로 저장하도록 만든다. 상기 피크 검출기의 축적된 최대 및 최소 디지털 값은 전술한 바와 같이 획득 메모리에 저장된다. 더 넓은 메모리 버스가 단일 획득 클록을 사용하여 축적된 최대 및 최소 디지털 값을 저장하도록 허용하는 것이 명백하므로, 각 획득 클록 상에 획득 구간을 설정한다. 바람직한 실시예에 있어서, 획득 메모리는 획득회로(48A, 48B, 48C, 48D)의 일부분이지만, 상기 메모리는 기기의 RAM(24)의 일부분이 될 수도 있다.

도 2(A) 내지 도 2(E)는 본 발명에 따른 인터리브형 디지털 피크 검출기(10) 내에서 일어나는 디지털 샘플의 획득과 처리를 예시한다. 도 2(A) 내지 도 2(E)의 같은 요소들은 도 1과 같은 번호를 갖는다. 도면들은 4배의 샘플 구간을 보여주는 구간을 나타내는 많은 획득 구간 중의 하나를 예시한다. 도 2(A)는 입력 신호(30)를 보여준다. 도 2(B)는 획득 구간에 대한 4개의 인터리브형 획득 파이프(26A, 26B, 26C, 26D)를 사용한 입력 파형 상의 샘플 지점을 보여준다. 도 2(C)는 4개의 획득 파이프(26A, 26B, 26C, 26D) 각각에 대한 도 2(B)의 샘플 위치에서 도 1에 있는 입력 신호(30)의 디지타이징된 샘플을 대표적으로 보여준다. 도 2(D)는 각각의 디지털 피크 검출기(44A, 44B, 44C, 44D)에서 축적된 최대 및 최소 값을 대표적으로 보여준다. 도 2(E)는 도2(D)의 축적된 최대 및 최소 값을 비교한 결과를 대표적으로 보여주는 것으로, 획득 구간에 걸쳐 저장된 최대 및 최소 피크 디지털 값 또는 값들을 생성한다. 최대 피크 검출 값은 획득 파이프 데이터(26C)에서 생성되고, 최소 피크 검출 값은 획득 파이프 데이터(26D)에서 생성되는 것에 유의하자.

도 3은 본 발명에 따른 디지털 피크 검출기(10)의 더 상세한 블록도를 보여준다. 도 3의 같은 요소들은 도 1과 같은 번호를 갖는다. 전술한 바와 같이 디지털 피크 검출기(10)는 다중 획득 채널(14), 전면 패널(16), 디스플레이(18), 마이크로프러세서형 제어기(20), 관련된 ROM(22) 및 RAM(24) 메모리, 및 시스템 클록(28)을 갖는 측정 기기의 일부분이다. 각 획득 채널(14)은 다중 획득 파이프(26A, 26B, 26C, 26D)를 갖는다. 각각의 획득 파이프는 각각 40A, 40B, 40C, 40D로 번호가 매겨진 아날로그-디지털 변환기, 디지털 지연회로(42A, 42B, 42C, 42D), 피크 검출기(44A, 44B, 44C, 44D)를 포함한다. 본 발명의 바람직한 실 시예에 있어서, 트랙-홀드 회로(50A, 50B, 50C, 50D)는 각각 아날로그-디지털 변환기(40A, 40B, 40C, 40D) 각각과 관련이 있다. 지연회로(42A, 42B, 42C, 42D)에 공급되는 지연 값 또는 신호는 마이크로프로세서(20)로부터 디지털 값을 수신하는 디지털-아날로그 회로(52)에 의해 생성된다. 전술한 바와 같이 지연회로(42A, 42B, 42C, 42D)에 공급되는 지연 값은 시스템 클록(28)으로부터 각 획득 파이프(26A, 26B, 26C, 26D)로 각 파이프에서 다른 파이프와 관련하여 소정의 양만큼 샘플링 시간을 상쇄시키도록 공용 샘플 클록 신호를 적절히 지연시킨다. 본 발명의 바람직한 실시예에 있어서, 샘플 클록 신호 속도는 클록 속도가 400 피코초일 때 각 파이프 샘플 클록에 대해 2.5 G샘플/초이다. 각 파이프 클록용 지연 오프셋(offset)은 실효 샘플 속도가 10 G샘플/초일때 선행하는 파이프에 대해 100 나노초이다. 지연 샘플 클록은 각각의 획득 파이프(26A, 26B, 26C, 26D)에 대해 각각의 트랙-홀드 회로(54A, 54B, 54C, 54D)에 공급된다. 트랙-홀드 회로는 아날로그 입력 신호(30)를 지연 샘플 속도에서 샘플링하고, 샘플링된 아날로그 신호를 각각의 아날로그-디지털 변환기(40A, 40B, 40C, 40D)와 결합시킨다. 본 발명의 바람직한 실시예에서 각 획득 파이프(26A, 26B, 26C, 26D)용 샘플 클록은 지연 소자(56A, 56B, 56C, 56D)에 의해 대표되는 것처럼 적합한 시간 지연을 사용하여 파이프의 다른 소자에 제공된다. 아날로그-디지털 변환기(40A, 40B, 40C, 40D)는 샘플링된 아날로그 신호를 디지털 값으로 변환시키고, 그 값을 디지털 피크 검출기(44A, 44B, 44C, 44D)에 결합시킨다. 상기 디지털 피크 검출기(44A, 44B, 44C, 44D)는 획득 구간에 걸쳐 최대 및 최소 피크 디지털 값을 축적하고, 축적된 피크 값을 각각의 프로그램 가능 데시 메이터 회로(58A, 58B, 58C, 58D)로 전달한다.

각각의 프로그램 가능 데시메이터 회로(58A, 58B, 58C, 58D)는 시스템 클록(28)에서 샘플 클록 신호를 수신하거나 더욱 바람직하게 각 파이프 내에서 다른 회로를 구동하는 동일한 타이밍 체인(timing chain)으로부터 샘플 클록 신호를 수신하는 프로그램 가능 데시메이터를 포함한다. 마이크로프로세서(20)로부터의 데시메이터 값은 전면 패널(16)로부터 사용자가 제공한 획득 클록 속도에 응답하여 데시메이터로 공급된다. 상기 데시메이트된 샘플 클록은 축적된 최소 및 최대 디지털 피크 값을 저장 장치로 래치하는 획득 클록을 생성한다. 상기 획득 클록은 또한 각각의 축적된 최대 및 최소 디지털 피크 값을 각각의 획득 메모리(60A, 60B, 60C, 60D)에 래치하는데 사용된다. 따라서 축적된 최대 및 최소 디지털 피크 검출기 값 둘을 획득 메모리(60A, 60B, 60C, 60D)에 로드하기 위해 두개의 획득 클록이 필요하다. 이것은 디지털 피크 검출기(44A, 44B, 44C, 44D)의 새 획득 구간에서 초기 최대 및 최소 피크 값으로 다음 디지털 값을 설정하기 위해 하나 걸러 획득 클록마다 디지털 피크 검출기(44A, 44B, 44C, 44D)에 나머지 스트로브를 보내는 것을 필요로한다. 본 발명의 바람직한 실시예에 있어서, 획득 메모리(60A, 60B, 60C, 60D)는 각 획득 파이프(26A, 26B, 26C, 26D)와 결합되지만 기기의 RAM 메모리(24)의 일부는 아니다.

각 파이프를 위한 축적된 최대 및 최소 디지털 피크 값은 프로그램 제어하에서 마이크로프로세서(20)에 결합되고, 획득 구간에 걸쳐 획득 파이프(26A, 26B, 26C, 26D)의 최대 및 최소 디지털 피크 값은 비교되고, 최대 디지털 값 및 최소 디 지털 값은 획득 구간에 걸쳐 최대 및 최소 디지털 피크 값으로 저장된다. 저장된 값은 디스플레이(18)에 나타내지기 위해 추가로 처리된다.

디지털 피크 검출기(10)는 다중 획득 파이프를 사용하여 입력 신호를 나타내는 디지틀 값을 획득하는 것으로 설명되었다. 각 획득 파이프는 각 파이프마다 지연되는 공동 샘플링 신호를 수신하므로 샘플들은 샘플 클록 속도보다 더 큰 실효 속도로 획득된다. 각 파이프는 디지털 값을 자신들 각각의 오프셋 샘플 속도에서 생성하고, 획득 구간에 걸쳐 최대 및 최소 디지털 피크 값을 축적한다. 획득 구간은 샘플 클록에서 유도된 두개의 획득 클록 펄스 및 사용자 정의 획득 속도에서 유도되는 데시메이션 값을 사용한다. 각 파이프용의 축적된 최대 및 최소 디지털 피크 값은 마이크로프로세서를 사용해서 비교되는데, 상기 마이크로프로세서는 프로그램 제어하에서 각 획득 파이프를 위해 최대 및 최소 디지털 피크 검출기 값을 생성하도록 동작한다.

이와같이 인터리브형 디지털 피크 검출기 및 동작 방법이 설명된다. 당업자는 앞서의 설명을 읽고 본 발명의 대안이나 수정이 행해질수 있으므로, 예시의 방법으로 특정 실시예를 도시하고 설명한 것은 제한하려는 의도가 아님은 물론이다. 예를 들면, 프로그램 가능 데시메이터 및 래치를 포함하는 획득 회로는 바람직하게 디멀티플렉서로 구현된다. 추가로 획득 채널은 인터리브형으로 바람직하게는 특정 샘플링 및 획득 속도에서 동작하는 4개의 획득 파이프를 구비한 것으로 묘사된다. 추가 파이프를 덧붙이므로, 인터리브형 디지털 피크 검출기가 다른 샘플 클록 속도 및 획득 속도로 동등하게 동작하는것이 가능하며, 바람직한 실시예에 묘사된 것처 럼 동일한 디지털 피크 검출기 값을 생성하는것이 가능하다. 특정 실시예의 상세한 참조사항들은 첨부한 특허청구의 범위를 제한하려고 의도한 것이 아니다.

본 발명을 사용함으로써 파형 계측기에서 샘플 클록 속도보다 빠르게 발생하는 순간적인 피크값을 측정할 수 있다.

Claims

a) 입력 신호를 수신하기 위해 결합되는 복수의 획득 파이프―여기서 획득 파이프 각각은

ⅰ) 입력 신호를 수신하고 각 획득 파이프에 입력신호의 샘플링을 선택적으로 지연시키는 지연회로를 통하여 결합되는 샘플링 클록 신호를 수신하는 아날로그-디지털 변환기

ⅱ) 아날로그-디지털 변환기로부터 출력을 수신하고 디지타이징된 입력 신호의 최대 및 최소 값을 축적하는 피크 검출기; 및

ⅲ) 피크 검출기로부터 나온 축적된 최대 및 최소 값을 저장하는 래치 회로를 트리거(trigger)하기 위한 데시메이션 값의 함수로 샘플링 클록 신호를 데시메이팅하여 유도되는 획득 클록 신호를 수신하는 획득 회로

를 포함함―; 및

b) 복수의 획득 파이프용 획득 구간에 걸쳐서 최대 및 최소 피크 검출기 값을 생성하기 위해 획득 구간에 걸쳐 각 획득 파이프로부터의 최대 및 최소 피크 검출기 값을 비교하기 위한 수단

을 포함하는 인터리브형 디지털 피크 검출기.
제1항에 있어서,

상기 아날로그-디지털 변환기가 추가로 아날로그-디지털 변환기에 입력되는 입력 신호의 아날로그 값을 캡쳐(capture)하는 트랙-홀드(track-and-hold)회로를 포함하는 인터리브형 디지털 피크 검출기.
제1항에 있어서,

상기 획득 회로가 획득 구간에 걸쳐 래치된 최대 및 최소 피크 검출기 값을 저장하는 획득 메모리를 추가로 포함하는 인터리브형 디지털 피크 검출기.
a) 입력 신호를 수신하기 위해 결합되는 복수의 획득 파이프―여기서 획득 파이프 각각은

ⅰ) 입력 신호를 수신하고 각 획득 파이프에 입력신호의 샘플링을 선택적으로 지연시키는 지연회로를 통하여 결합되는 샘플링 클록 신호를 수신하는 아날로그-디지털 변환기

ⅱ) 아날로그-디지털 변환기로부터 출력을 수신하고 디지타이징된 입력 신호의 최대 및 최소 값을 축적하는 피크 검출기;

ⅲ) 피크 검출기로부터 나온 축적된 최대 및 최소 값을 저장하는 래치 회로를 트리거(trigger)하기 위한 데시메이션 값의 함수로 샘플링 클록 신호를 데시메이팅하여 획득 클록을 세우기 위한 데시메이션 값 및 샘플링 클록 신호를 수신하는 프로그램 가능 데시메이터(decimator); 및

ⅳ) 두 획득 클록의 획득 구간에 걸쳐 래치된 최대 및 최소 피크 검출기 값을 저장하는 획득 메모리

를 포함함―; 및

b) 복수의 획득 파이프용 획득 구간에 걸쳐서 최대 및 최소 피크 검출기 값을 생성하기 위해 획득 구간에 걸쳐 각 획득 파이프로부터의 최대 및 최소 피크 검출기 값을 비교하기 위한 수단

을 포함하는 인터리브형 디지털 피크 검출기.
제1항에 있어서,

상기 아날로그-디지털 변환기가 추가로 아날로그-디지털 변환기에 입력되는 입력 신호의 아날로그 값을 캡쳐(capture)하는 트랙-홀드(track-and-hold)회로를 포함하는 인터리브형 디지털 피크 검출기.
a) 다중 획득 파이프―여기서 각 획득 파이프는 지연 회로에 의해 적합하게 지연된 공용 샘플링 클록 신호를 수신하는 아날로그-디지털 변환기를 구비함―를 사용하여 입력 신호를 디지타이징하는 단계;

b) 획득 구간에 걸쳐 각 획득 파이프에서 디지타이징된 입력 신호의 최대 및 최소 피크 값을 축적하는 단계;

c) 획득 구간에 걸쳐 각 획득 파이프에서 디지타이징된 입력 신호를 축적한 최대 및 최소 피크 값을 저장하는 단계; 및

d) 획득 구간에 걸쳐서 최대 및 최소 피크 값을 생성하기 위해 획득 구간에 걸쳐 각 획득 파이프로부터 디지타이징된 입력 신호의 축적되고 저장된 최대 및 최 소 피크 값을 비교하는 단계

를 포함하는 획득 시스템에서 최대 및 최소 디지털 값 검출 방법.
제6항에 있어서,

최대 및 최소 피크 값을 디스플레이하는 단계를 추가로 포함하는 최대 및 최소 디지털 값 검출 방법.
제7항에 있어서,

추가 획득 구간에 걸쳐서 단계 a) 내지 단계 d)를 반복하는 단계를 포함하고, 추가 구간에 대해 최대 및 최소 피크 값을 디스플레이하는 단계를 포함하는 최대 및 최소 디지털 값 검출 방법.
제6항에 있어서,

상기 디지타이징 단계가 아날로그-디지털 변환기로 디지타이징하기 위해 샘플링 클록 신호가 입력될 때 입력 신호의 아날로그 신호를 캡쳐(capture)하는 단계를 포함하는 최대 및 최소 디지털 값 검출 방법.