JP3439565B2 - 波形記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デジタルオシロスコー
プ等の波形記憶装置に使用する最大値、最小値検出回路
に関するものである。

【０００２】

【従来の技術】従来から各種データの波形観測等にオシ
ロスコープが使用されており、特に電子機器の研究開発
・生産等には必須で有用であったが、波形記憶ができな
いという一面があった。しかし、デジタル技術の発展と
ともに、デジタル化されたオシロスコープが開発され、
波形記憶も可能となってきた。その中にあって、波形記
憶装置は、各種データのアナログ入力信号をデジタル処
理後記憶し、表示装置やコンピュータ等との組合せによ
り、記憶した波形の観測またその他の応用を可能とする
ものである。

【０００３】アナログ入力信号を高速でサンプリング
し、ＡＤ変換してデジタルデータとし、該デジタルデー
タの任意時間内の最大最小ピーク振幅（すなわち、最大
値と最小値）を次々に記憶、表示することにより、通常
のサンプリングでは抽出できないような非常に高速なノ
イズを抽出するいわゆるグリッチ抽出、あるいはエンベ
ロープ測定、エイリアシングを抽出することができる。
また、同様にして最大値あるいは最小値を抽出すること
により、ピーク値を抽出できることは広く知られてい
る。

【０００４】このような最大値、最小値検出回路の従来
の技術を図８に示す。

【０００５】アナログ入力信号をＡＤ変換し、最大値、
最小値を抽出し波形メモリに記憶する場合、アナログ入
力信号はＡＤ変換器１によりクロック信号ＣＬＫ１のレ
ートでデジタルデータに変換されコンパレータ２のＡ入
力及びラッチ４の入力となる。また、コンパレータ２の
Ｂ入力は、ラッチ４の出力とする。コンパレータ２の比
較結果Ａ＞Ｂ信号は、Ａ入力の方が大きい場合ラッチ４
のクロック入力に対しイネーブル状態となる。よってＡ
Ｄ変換器１からのデジタルデータがクロック信号ＣＬＫ
１のタイミングでラッチ４にラッチされる。また、Ｂ入
力の方が大きい場合にはラッチ４のクロック入力に対し
ディセーブル状態となりラッチ４のデータは保持され
る。

【０００６】この様にしてラッチ４のデータは常に最大
値を保持していることとなる。

【０００７】最小値の場合も同様であるが、コンパレー
タ５の比較結果はＡ＜Ｂ信号となり、最大値の場合とは
逆にＡ入力の方がＢ入力より小さい場合、ラッチ６のク
ロック信号ＣＬＫ入力に対しイネーブル状態となり、ク
ロック信号ＣＬＫ１のタイミングでＡＤ変換器１からの
デジタルデータをラッチ６にラッチする。また、Ｂ入力
の方がＡ入力より小さい場合にはラッチ６のクロック信
号ＣＬＫ入力に対しディセーブル状態となりラッチ６の
データは保持される。この様にしてラッチ６のデータは
常に最小値を保持していることになる。

【０００８】波形メモリ７はクロック信号ＣＬＫ２のレ
ートでラッチ４の出力データをライトし、波形メモリ８
はクロック信号ＣＬＫ２のレートでラッチ６の出力デー
タをライトする。 クロック信号ＣＬＫ２は更にＯＲ回
路３、９を通りラッチ４、６のクロックのイネーブル信
号とすることにより、クロック信号ＣＬＫ２のレートご
とにラッチ４、ラッチ６はＡＤ変換器１からのデジタル
データを無条件にラッチすることになる。したがって、
クロック信号ＣＬＫ２のレート内にあるデジタルデータ
の最大値、最小値をそれぞれ波形メモリ７、波形メモリ
８に記憶することができる。

【０００９】以下、このようなピーク値検出、すなわ
ち、最大値最小値検出動作を比較モードとする。

【００１０】クロック信号ＣＬＫ１とクロック信号ＣＬ
Ｋ２を同一レートにする事によりＡＤ変換器１からクロ
ック信号ＣＬＫ１のレートで出力されるデジタルデータ
は、クロック信号ＣＬＫ１と同じレートのクロック信号
ＣＬＫ２で常にラッチ４、ラッチ６にラッチされ、波形
メモリ７、波形メモリ８に記憶される。この様にする事
により、ＡＤ変換器１からのデジタルデータをクロック
信号ＣＬＫ１の１クロックの遅延だけでそのまま記憶す
る事ができる。

【００１１】以下、このような動作をスルーモードとす
る。

【００１２】

【発明が解決しようとする課題】通常デジタルオシロス
コープでは、入力のチャネルあたり１個のＡＤ変換器を
使用し、波形メモリの書き込みレートがＡＤ変換器の変
換レートより速ければ１個の波形メモリを使用する。ま
た、波形メモリの書き込みレートがＡＤ変換レートより
も遅い場合には、波形メモリをｎ個使用しｎ相に分割す
る事により高速ＡＤ変換、低速記憶を実現することが多
い。

【００１３】ここで、前述の比較モードでは、１チャネ
ル当たり、ＡＤ変換器を１個用い、波形メモリを最大値
用１個、最小値用１個の計２個使用する固定回路で構成
されている。また、この場合波形メモリは、２個使用し
ているが、書き込みクロックの相の分割がない為ＡＤ変
換レート以上の波形メモリの書き込み動作を行う場合の
み動作可能である。

【００１４】ところが、実用上、このように固定された
回路では、例えば、メモリを２相化し、より高速の変換
レートのＡＤ変換器を用いた場合など回路構成を変更し
なければ対応することができない。

【００１５】例えば、入力チャネル数を減らし、本来２
チャネル用に設計されているものを相を分け１チャネル
動作させ、更に高速（メモリ書き込みレートの４倍以
上）の変換レートのＡＤ変換器を用いるような場合など
も同様に回路構成を変更しなければならない。

【００１６】

【課題を解決するための手段】本発明は、比較回路と、
この比較回路（図８の点線内１０）１個に対しその出力
である最大値、最小値、あるいはスルーモード時のデー
タを記憶する少なくとも２個のラッチ、そして、このラ
ッチの最大値、最小値を交互に、もしくは選択的に一方
の値を次段の波形メモリに供給する為のデータセレクタ
よりなる構成を複数もつ共通回路を設け、波形記憶装置
のチャンネル数すなわちＡＤ変換器の数に追従する様に
し、また各制御クロックの位相を変える事により相分割
動作も可能とする事により、複数機能を持つ、あるいは
複数機能に対応できる記憶装置を実現したものである。

【００１７】つまり、本発明はＡＤ変換回路と、メモリ
との間に共通回路を設けることにより、各種仕様に対応
し、複数機能における回路の共通化を行ったものであ
る。

【００１８】さらに、この共通回路をゲートアレイ化す
ることによりブロックビルド設計化ることもできる。

【００１９】

【作用】このような手段により、本発明は、ラッチとデ
ータセレクタにより、最大値、最小値を交互に次段の波
形メモリに供給、あるいは選択的に次段の波形メモリに
供給できるため、回路設計の変更をせずに、チャネル数
あるいはＡＤ変換器の数に追従でき、また、各制御クロ
ックの位相を変える事により相分割動作も可能とする。

【００２０】その結果、入力のチャンネル数、波形メモ
リの数、相分割を行うか否かに依存せず共通回路を使用
することができる。

【００２１】

【実施例】以下この発明の一実施例を図１〜図７により
説明する。

【００２２】図１は２チャネル入力 ＡＤ変換器をチャネルあたり１個使用 波形メモリをチャネルあたり１個使用 する波形記憶装置のメモリ入力部を示している。

【００２３】同図においてＡＤ変換器１はアナログの入
力信号をＣＬＫ１のタイミングでデジタルデータに変換
する。１０の第１比較回路、１５の第２比較回路は図８
の１０の点線部分を示したものである。１１の第１ラッ
チ回路、１２の第２ラッチ回路は比較モード時におい
て、最大値、最小値をそれぞれラッチし、スルーモード
時は、スルーデータをラッチする。１３は第１のデータ
セレクタであり比較モード時は最大値、最小値を交互に
出力させる為に動作する、また、スルーモード時は第１
ラッチ回路のデータだけを出力すればよい為、第１ラッ
チ回路の出力だけを常に選択している。７は波形メモリ
１で最大値、最小値あるいはスルーデータを記憶する。
２０は第１の比較回路１０に接続された第１の入力端
子、２５は第１の出力端子、２４は第２の出力端子であ
る。

【００２４】以上チャネル１について記したがチャネル
２についても同様である。ただし、２６は第２の入力端
子、３１は第３の出力端子、３０は第２の出力端子であ
る。以下、図１の動作について説明する。まず、比較モ
ード時のシーケンスチャートを図２に示す。

【００２５】チャネル１のアナログ入力信号は、ＡＤ変
換器１によりクロック信号ＣＬＫ１のタイミングでデジ
タルデータに変換され、デジタルデータ出力２０とな
る。このデータは第１比較回路１０の入力データとな
る。第１比較回路１０はクロック信号ＣＬＫ１のタイミ
ングで比較動作を行いクロック信号ＣＬＫ２のタイミン
グで最大値結果データ２１及び最小値結果データ２２を
出力する。 ただし、最大値、最小値のデータはそれぞ
れ、クロック信号ＣＬＫ１の１クロックでしか確定しな
い為、第１ラッチ回路１１、第２ラッチ回路１２によ
り、クロック信号ＣＬＫ２でラッチし、確定時間を長く
し、クロック信号ＣＬＫ１よりも遅いセレクト信号ＳＥ
Ｌでデータを選択できる様にする。このデータセレクタ
１３によりメモリの入力データ２５の様に最大値、最小
値を交互にし、セレクト信号に同期したメモリのライト
クロック信号ＭＣＬＫで記憶することにより、ＡＤ変換
器１個に対し、波形メモリ１個とする最大値、最小値検
出回路を構成することができる。

【００２６】この回路をチャネル２用に同様に設けるこ
とにより、共通回路３２は２チャネル用の回路となる。

【００２７】図１は、先に述べた通り、入力：２チャ
ネル、ＡＤ変換器：チャネルあたり１個、波形メモ
リ：チャネルあたり１個の波形記憶装置となる。

【００２８】次にスルーモード時のシーケンスチャート
を図５に示す。クロック信号ＣＬＫ１、ＣＬＫ２、ＭＣ
ＬＫを同一のクロックとすることにより、第１比較回路
１０はスルー出力となり、第１ラッチ回路１１により１
クロック分遅延し、波形メモリへ記憶される。ここで、
データセレクタ１３のセレクト信号ＳＥＬは常に第１ラ
ッチ回路１１側を選択する信号とする。

【００２９】以上チャネル１について記したがチャネル
２側も同様である。この様にする事により、ＡＤの出力
データ２０、２６は、クロック信号ＣＬＫ１の遅延のみ
でそのまま波形メモリへ記憶される。

【００３０】図３は１個のＡＤ変換器に対し４個の波形
メモリを使用することにより、高速ＡＤ変換、低速記憶
を行う波形記憶装置に最大値、最小値検出回路を付加し
た場合を示している。すなわち、 図３は１チャネル入力 ＡＤ変換器をチャネルあたり１個使用 波形メモリをチャネルあたり４個使用 とするものである。ＡＤ変換器１はクロック信号ＣＬＫ
１のタイミングでデジタルデータを出力し、第１比較回
路１０、第２比較回路１５に入力される。ここで、共通
回路３２の構成は図１とまったく同じであるが、クロッ
ク、セレクト信号が異なる。つまり、比較モード時にお
いて、第１比較回路１０と第２比較回路１５は２相のク
ロックで動作し、その結果を波形メモリへ記憶する。

【００３１】よって、第１比較回路１０と第１ラッチ回
路１１、第２ラッチ回路１２と波形メモリ７、波形メモ
リ３６よりなるグループと、第２比較回路１５と第３ラ
ッチ回路１６、第４ラッチ回路１７と波形メモリ１９、
波形メモリ３７よりなるグループではクロックの相が異
なる２相動作となる。

【００３２】また、スルーモード時は比較回路は２相ラ
ッチ、波形メモリは４相で動作させる事によりＡＤ変換
速度に対し１／４の低速記憶が可能となる。

【００３３】以下、図３の動作について説明する。比較
モード時のシーケンスチャートを図４に示す。

【００３４】ＡＤ変換器１はクロック信号ＣＬＫ１のタ
イミングでデータ２０を出力する。第１比較回路１０は
周波数、位相がＣＬＫ１／２×φ１の比較クロック、３
８の比較区間クロック。 第２比較回路１５は周波数、
位相がＣＬＫ１／２×φ２の比較クロック、３９の比較
区間クロックによる２相動作となる。第１比較回路１０
の最大値２１、最小値２２の出力は、クロック信号ＣＬ
Ｋ３８と同相のクロック信号ＣＬＫ３２、３３で第１ラ
ッチ回路１１、第２ラッチ回路１２にそれぞれラッチさ
れ、さらに同相のクロック信号ＣＬＫ３２、３３で波形
メモリ１、波形メモリ３６に記憶される。また、第２比
較回路１５の最大値２７、最小値２８の出力はクロック
信号ＣＬＫ３９と同相のクロック信号ＣＬＫ３４、３５
で第３ラッチ回路１６、第４ラッチ回路１７にそれぞれ
ラッチされ、さらに同相のクロック信号ＣＬＫ３４、３
５で波形メモリ１９、波形メモリ３７に記憶される。

【００３５】次にスルーモード時のシーケンスチャート
を図６に示す。ＡＤ変換器１の出力２０は、第１比較回
路１０、第２比較回路１５によって２相に分割される。
そして、第１比較回路の２相のスルーデータはさらに第
１ラッチ回路１１、第２ラッチ回路１２のラッチでさら
に２相に、第２比較回路の２相のスルーデータはさらに
第３ラッチ回路１６、第４ラッチ回路１７のラッチで２
相に分割する。この時のラッチクロック信号ＣＬＫは３
２〜３５となる。したがってラッチの出力はＡＤに対
し、４相となる。そして、波形メモリ７、波形メモリ３
６、波形メモリ１９、波形メモリ３７もラッチと同じ４
相のクロック信号ＣＬＫ３２〜３５で動作させる事によ
り、ＡＤの出力を相分割を行い波形メモリに記憶するこ
とができる。その他図示しないが ２チャネル入力 ＡＤ変換器をチャネルあたり１個使用 波形メモリをチャネルあたり２個使用 とすることもできる。この場合、基本的な動作は図１と
類似するが、例えば、比較モードにおいてもデータセレ
クタ１３、１８は常にそれぞれ第１ラッチ１１、第３ラ
ッチ１６を選択しており、チャネル１の最大値データは
出力端子２５、最小値データは出力端子２４、チャネル
２の最大値データは出力端子３１、最小値データは出力
端子３０に出力される。したがって、各出力端子に波形
メモリを接続すれば図１の場合の倍の記憶容量を得るこ
とができるため、より長時間の記録が可能となる。

【００３６】このように本発明によれば、接続するＡＤ
変換器や波形メモリを変更したり、クロック、データセ
レクタの制御の変更により各種波形記憶装置の仕様に対
応することができる。

【００３７】図７に、本発明をデジタルオシロスコープ
に実施したブロック図を示す。なお、デジタルオシロス
コープの基本的な構成は周知の技術であるため、簡単に
説明する。また、図は一例として１チャネルを示してい
るが複数チャネルであってもよいことは言うまでもな
い。

【００３８】図７において、４０は入力端子、４２はア
ナログ入力波形信号を所定のレベルまで増幅もしくは減
衰する入力回路、１はこの入力回路４２により所定レベ
ルに調整された入力波形信号をデジタルデータに変換す
るＡＤ変換器、３２は本発明の共通回路、７、３６、１
９、３７は最大値、最小値あるいはスルーデータを記憶
する波形メモリ、４３はこれら波形メモリ７、３６、１
９、３７からＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａ
ｃｃｅｓｓ）転送されたデータを記憶する第２のメモリ
回路、４４は表示器４５への信号を表示用の信号（例え
ばラスタ信号）に処理し出力する表示回路、なお、表示
器４５はＬＣＤ、ＣＲＴ等である。４８、４９はオシロ
スコープの制御を行うＤＭＡコントローラとマイクロプ
ロセッサで４６と４７は波形データの取込み用のカウン
タとタイムベース回路（クロック発生回路）である。５
０は波形データの取込み用のカウンタ４６のサンプリン
グの開始等を制御するトリガ回路である。

【００３９】このようなデジタルオシロスコープに本発
明を実施することにより、従来機種別に設計、製造され
ていたメモリ入力部を共通回路３２により、共通化する
ことにより、ＡＤ変換器、波形メモリの数の変更のみで
各種機種、各種仕様のデジタルオシロスコープに対応で
き、設計製造の効率化、コストの低減に非常に有効とな
る。

【００４０】これはその他の波形記憶装置においても同
じである。更に、本発明は波形記憶装置を有するＦＦＴ
アナライザ、サンプリングデジタイザ等にも実施できる
ことはいうまでもない。

【００４１】

【発明の効果】このように、本発明は共通回路により複
数機能における回路の共通化を図ることができるため、
ほかの回路の設計仕様を変更せずに、波形メモリの相分
割を行える。また、ＡＤ変換器の数にかかわらず波形メ
モリの数を決めることができる。 入力のチャネル数、
波形メモリの数、相分割を行うか、行わないかに依存せ
ず共通の比較回路、ラッチ回路を使用することができ
る。

【００４２】本発明によれば、入力のチャネル数、波形
メモリの数、相分割によるＡＤ変換の高速動作、波形メ
モリの低速動作に対応する最大値、最小値検出回路およ
びスルー出力回路を共通化できる為、開発期間の短縮が
図れる。

【００４３】また、ゲートアレイ化を行うことによりさ
らにブロックビルド設計化による効率の向上を図ること
ができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す２チャネル時ブロック
図。

【図２】本発明の一実施例の２チャネル、比較モード時
のシーケンスチャート。

【図３】本発明の一実施例を示す１チャネル４相時のブ
ロック図。

【図４】本発明の一実施例の１チャネル４相比較モード
時のシーケンスチャート。

【図５】本発明の一実施例の２チャネル、スルーモード
時のシーケンスチャート。

【図６】本発明の一実施例の１チャネル４相スルーモー
ド時のシーケンスチャート。

【図７】本発明の一実施例のデジタルオシロスコープの
ブロック図

【図８】従来の方式を示すブロック図。

【符号の説明】

１、１４ ＡＤ変換器 ７、３６、１９、３７ 波形メモリ １０、１５ 比較回路 １１、１２、１６、１７ ラッチ回路 １３、１８ データセレクタ ３２ 共通回路部

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 波形記憶装置のメモリ入力部において、 入力信号をデジタルデータに変換するＡＤ変換回路と後
   段の波形メモリとの間に、順次入力する前記入力信号デ
   ジタルデータの大小を比較する比較回路と、該比較回路
   からのデータをラッチする複数のラッチ回路と、該ラッ
   チ回路の出力を選択するデータセレクタとを有する共通
   回路で、前記比較回路と前記ラッチ回路へのクロックの
   変更及び前記データセレクタの制御の変更により動作仕
   様を変更することを特徴とする波形記憶装置。
2. 【請求項２】 波形記憶装置のメモリ入力部において、 共通回路として、少なくとも入力信号データの任意時間
   内における最大値と最小値を求める比較回路と、該比較
   回路からの最大値のデータをラッチする最大値のラッチ
   回路と、前記比較回路からの最小値のデータをラッチす
   る最小値のラッチ回路と、該最大値ラッチ回路または最
   小値ラッチ回路の出力を選択するデータセレクタとを有
   し、前記比較回路と前記ラッチ回路へのクロック信号の
   変更と、前記データセレクタの選択動作を変更すること
   により、チャネル数の変更、多相動作によるサンプリン
   グ周波数の変更に対応する回路を前段のＡＤ変換回路と
   該共通回路の後段の波形メモリとの間に設けたことを特
   徴とする波形記憶装置。
3. 【請求項３】 入力信号をＡＤ変換するＡＤ変換器と、
   後段の波形メモリの間に設けたメモリ入力部で、少なく
   とも、任意時間内での入力信号の最大値と最小値とを求
   め記憶する比較モードと入力信号をＡＤ変換レートのま
   ま記憶するスルーモードとを有する波形記憶装置のメモ
   リ入力部において、 共通回路として前記ＡＤ変換器からのデジタルデータの
   任意時間内での最大値と最小値とを求める比較回路と、
   該比較回路の次段に設け、比較モードにおいては前記デ
   ジタルデータの最大値と最小値のデータを、スルーモー
   ドにおいては、スルーデータをラッチする少なくとも２
   個のラッチ回路と、該ラッチ回路の最大値、最小値を前
   記比較モード時においては交互に、スルーモード時にお
   いては択一的に当該データを次段のメモリに供給する為
   のデータセレクタよりなる構成を複数組有することを特
   徴とする波形記憶装置。
4. 【請求項４】 波形記憶装置において、 第１の入力端子と、該第１の入力端子へ順次入力する入
   力デジタルデータを比較する第１の比較回路と、該第１
   の比較回路からのデータをラッチする並列に設けた第１
   と第２のラッチ回路と、該第１と前記第２のラッチ回路
   の出力データの何れか一方を交互にもしくは択一的に選
   択する第１のデータセレクタと、該データセレクタから
   の出力データを出力する第１のデータ出力端子と、前記
   第２のラッチ回路の出力データを出力する第２のデータ
   出力端子と、 第２の入力端子と、該第２の入力端子へ
   順次入力する入力デジタルデータを比較する第２の比較
   回路と、該第２の比較回路からのデータをラッチする並
   列に設けた第３と第４のラッチ回路と、該第３と前記第
   ４のラッチ回路の出力データの何れか一方を交互にもし
   くは択一的に選択する第２のデータセレクタと、該デー
   タセレクタからの出力データを出力する第３のデータ出
   力端子と、前記第４のラッチ回路の出力データを出力す
   る第４のデータ出力端子よりなる共通回路をＡＤ変換器
   と波形メモリの間に有することを特徴とする波形記憶装
   置。
5. 【請求項５】 被観測入力波形信号を所定のレベルまで
   増幅もしくは減衰する入力回路と、該入力回路からの信
   号に基づきトリガ信号を発生するトリガ回路と、前記入
   力回路からの信号をデジタルデータに変換するＡＤ変換
   器と、該ＡＤ変換器からの入力信号データの任意時間内
   における最大値と最小値を求める比較回路と該比較回路
   からの最大値のデータをラッチする最大値のラッチ回路
   と前記比較回路からの最小値のデータをラッチする最小
   値のラッチ回路と該最大値ラッチ回路または最小値ラッ
   チ回路の出力を選択するセレクタとを有する共通回路
   と、該共通回路からのデータを記憶する波形メモリと、
   該メモリの次段の第２のメモリと、該第２のメモリと前
   記波形メモリの間のデータ転送制御を行う制御回路と、
   該制御回路からの制御信号と前記トリガ回路からのトリ
   ガ信号に基づき前記ＡＤ変換器と前記共通回路へのクロ
   ック信号を制御するカウンタとを有するデジタルオシロ
   スコープの波形記憶装置。
6. 【請求項６】 請求項１または請求項２または請求項３
   または請求項４または請求項５に記載の共通回路はゲー
   トアレイで構成したことを特徴とする波形記憶装置。