JP2554471Y2 - デジタルオシロスコープ - Google Patents
デジタルオシロスコープInfo
- Publication number
- JP2554471Y2 JP2554471Y2 JP234492U JP234492U JP2554471Y2 JP 2554471 Y2 JP2554471 Y2 JP 2554471Y2 JP 234492 U JP234492 U JP 234492U JP 234492 U JP234492 U JP 234492U JP 2554471 Y2 JP2554471 Y2 JP 2554471Y2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- trigger
- input
- inputting
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Analogue/Digital Conversion (AREA)
- Measurement Of Current Or Voltage (AREA)
Description
【０００１】
【産業上の利用分野】本考案は、複数の入力端子を有す
るデジタルオシロスコープに関し、詳しくは観測すべく
入力した波形をサンプリングクロックに使用したデジタ
ルオシロスコープに関する。
るデジタルオシロスコープに関し、詳しくは観測すべく
入力した波形をサンプリングクロックに使用したデジタ
ルオシロスコープに関する。
【０００２】
【従来の技術】従来のデジタルオシロスコープにおい
て、観察する入力信号同期するようなタイミングでサン
プリングしたいとする。このときは、入力端子から入力
している観測波形と同等の周波数の信号を、外部クロッ
クを入力するための、外部クロックインターフェイスか
ら入力し、このクロックを用いてサンプリングする必要
があった。この外部クロックインターフェイスは、デジ
タルオシロスコープを安価にするために、減衰率の幅を
制限したりしなければならなかった。
て、観察する入力信号同期するようなタイミングでサン
プリングしたいとする。このときは、入力端子から入力
している観測波形と同等の周波数の信号を、外部クロッ
クを入力するための、外部クロックインターフェイスか
ら入力し、このクロックを用いてサンプリングする必要
があった。この外部クロックインターフェイスは、デジ
タルオシロスコープを安価にするために、減衰率の幅を
制限したりしなければならなかった。
【０００３】
【考案が解決しようとする課題】このため、サンプリン
グクロックとして用いる外部クロックの振幅はある一定
の値に定められていた。また内部クロックのみをサンプ
リングクロックとして用いるとそのサンプリングの周期
に自由度がなくなるといった問題があった。
グクロックとして用いる外部クロックの振幅はある一定
の値に定められていた。また内部クロックのみをサンプ
リングクロックとして用いるとそのサンプリングの周期
に自由度がなくなるといった問題があった。
【０００４】本考案では、このような問題を解決し、簡
単な構成で自由度のあるサンプリングの周期でサンプリ
ングを行うことの可能なデジタルオシロスコープを実現
することにある。
単な構成で自由度のあるサンプリングの周期でサンプリ
ングを行うことの可能なデジタルオシロスコープを実現
することにある。
【０００５】
【課題を解決するための手段】本考案は、被測定信号を
入力するための複数の入力端子の各々に対しその入力信
号における入力波形の振幅を増幅あるいは減衰させるこ
とで振幅を正規化するための複数のフロントエンドと、
前記各々のフロントエンドからの信号を入力し下記タイ
ムベースからの信号に基づいてデシタルデータに変換す
る複数のアナログ／デジタル変換器と、前記各々のアナ
ログ／デジタル変換器からのデジタルデータ出力を格納
するための複数のメモリと、前記各々フロントエンドか
らの信号があるスレショルドを超えたか否かを判別しト
リガ信号を発生するトリガコンパレータと、前記複数の
トリガコンパレータからのトリガ信号を入力し、論理設
定手段からの信号に基づいてトリガコンパレータからの
トリガ信号を選択して出力する選択手段と、前記選択手
段から出力されたトリガ信号を入力し、トリガ信号と内
部クロックのどちらかを選択しサンプリングクロックと
して出力するタイムベースと、前記複数のメモリからの
信号を入力し、データ処理を行うデータプロセッサとを
設け、被測定信号を入力するための端子から入力した信
号を用いてサンプリングクロックを発生することを特徴
とするデジタルオシロスコープである。
入力するための複数の入力端子の各々に対しその入力信
号における入力波形の振幅を増幅あるいは減衰させるこ
とで振幅を正規化するための複数のフロントエンドと、
前記各々のフロントエンドからの信号を入力し下記タイ
ムベースからの信号に基づいてデシタルデータに変換す
る複数のアナログ／デジタル変換器と、前記各々のアナ
ログ／デジタル変換器からのデジタルデータ出力を格納
するための複数のメモリと、前記各々フロントエンドか
らの信号があるスレショルドを超えたか否かを判別しト
リガ信号を発生するトリガコンパレータと、前記複数の
トリガコンパレータからのトリガ信号を入力し、論理設
定手段からの信号に基づいてトリガコンパレータからの
トリガ信号を選択して出力する選択手段と、前記選択手
段から出力されたトリガ信号を入力し、トリガ信号と内
部クロックのどちらかを選択しサンプリングクロックと
して出力するタイムベースと、前記複数のメモリからの
信号を入力し、データ処理を行うデータプロセッサとを
設け、被測定信号を入力するための端子から入力した信
号を用いてサンプリングクロックを発生することを特徴
とするデジタルオシロスコープである。
【０００６】
【作用】本考案では、複数の入力信号のうち１つを外部
クロックとして利用することにより、外部クロックイン
ターフェイスの必要をなくす。また、入力信号を正規化
して利用することにより、振幅の制限をとり除き、外部
クロッククロックインターフェイスと同等もしくはそれ
以上の帯域をもつことにより、任意の繰り返し信号を外
部クロックとして、利用し、任意のタイミングでサンプ
リングを行うことができる。
クロックとして利用することにより、外部クロックイン
ターフェイスの必要をなくす。また、入力信号を正規化
して利用することにより、振幅の制限をとり除き、外部
クロッククロックインターフェイスと同等もしくはそれ
以上の帯域をもつことにより、任意の繰り返し信号を外
部クロックとして、利用し、任意のタイミングでサンプ
リングを行うことができる。
【０００７】
【実施例】以下本考案を図面を用いて詳細に説明する。
図１は本考案の実施例の基本的構成図である。図１にお
いて、１０，２０，４０は入力部、Ｉ10，Ｉ20，Ｉ
40は、入力端子、Ｏは表示回路等への出力端子である。
なお、入力部１０，２０，４０は同一の構成をもつもの
である。
図１は本考案の実施例の基本的構成図である。図１にお
いて、１０，２０，４０は入力部、Ｉ10，Ｉ20，Ｉ
40は、入力端子、Ｏは表示回路等への出力端子である。
なお、入力部１０，２０，４０は同一の構成をもつもの
である。
【０００８】１１，２１，４１はフロントエンドで、被
測定信号を入力するための複数の入力端子Ｉ10，Ｉ20，
Ｉ40の各々に対しその入力信号における入力波形の振幅
を増幅あるいは減衰させることで振幅を正規化する。１
２，２２，４２はアナログ／デジタル変換器（以下、Ａ
／Ｄ変換器と呼ぶ）で、各々のフロントエンド１１，２
１，４１からの信号を入力し、タイムベース７からの信
号に基づいてデシタルデータに変換する。１３，２３，
４３はメモリで、各々のＡ／Ｄ変換器１２，２２，４２
からのデジタルデータを格納する。１４，２４，４４は
トリガコンパレータで、各々のフロントエンド１１，２
１，４１からの信号があるスレショルドを超えたか否か
を判別しトリガ信号を発生する。５は論理設定手段で、
選択手段６でトリガコンパレータ１４の出力，２４の
出力，…４４の出力を入力しこれらの信号のなかか
ら、選択した出力をタイムべース７に出力する。タイム
べース７は、この入力した信号をもとに、基準クロック
で同期をとりサンプリングクロックをの接続で示され
るように各Ａ／Ｄ変換器１２，２２，４２に出力する。
８はデジタルシグナルプロセッサ（以下、ＤＳＰと呼
ぶ）で、メモリ１３，２３，４３に格納されているデー
タを入力しデータ処理を行う。このＤＳＰ８の出力が表
示回路等を経て、表示される。またこの図には示されな
いが、図１内の全体の動作を制御する制御手段が存在
し、タイミングの統合、論理設定手段５への指令などの
制御を行っているものとする。
測定信号を入力するための複数の入力端子Ｉ10，Ｉ20，
Ｉ40の各々に対しその入力信号における入力波形の振幅
を増幅あるいは減衰させることで振幅を正規化する。１
２，２２，４２はアナログ／デジタル変換器（以下、Ａ
／Ｄ変換器と呼ぶ）で、各々のフロントエンド１１，２
１，４１からの信号を入力し、タイムベース７からの信
号に基づいてデシタルデータに変換する。１３，２３，
４３はメモリで、各々のＡ／Ｄ変換器１２，２２，４２
からのデジタルデータを格納する。１４，２４，４４は
トリガコンパレータで、各々のフロントエンド１１，２
１，４１からの信号があるスレショルドを超えたか否か
を判別しトリガ信号を発生する。５は論理設定手段で、
選択手段６でトリガコンパレータ１４の出力，２４の
出力，…４４の出力を入力しこれらの信号のなかか
ら、選択した出力をタイムべース７に出力する。タイム
べース７は、この入力した信号をもとに、基準クロック
で同期をとりサンプリングクロックをの接続で示され
るように各Ａ／Ｄ変換器１２，２２，４２に出力する。
８はデジタルシグナルプロセッサ（以下、ＤＳＰと呼
ぶ）で、メモリ１３，２３，４３に格納されているデー
タを入力しデータ処理を行う。このＤＳＰ８の出力が表
示回路等を経て、表示される。またこの図には示されな
いが、図１内の全体の動作を制御する制御手段が存在
し、タイミングの統合、論理設定手段５への指令などの
制御を行っているものとする。
【０００９】このような構成におけるサンプリングの動
作について説明する。このとき入力端子Ｉ10から入力し
た信号をトリガのための信号として用いて、入力端子Ｉ
20から入力した信号をサンプリングした場合のタイムチ
ャートを図２に示す。は入力端子Ｉ10から入力した信
号がスレッショルドレベルより高いか低いかをトリガコ
ンパレータ１４で判断した出力で矩形波を、基準クロッ
クで同期をとったものである。この信号で入力端子Ｉ20
から入力した信号のサンプリングを行う。
作について説明する。このとき入力端子Ｉ10から入力し
た信号をトリガのための信号として用いて、入力端子Ｉ
20から入力した信号をサンプリングした場合のタイムチ
ャートを図２に示す。は入力端子Ｉ10から入力した信
号がスレッショルドレベルより高いか低いかをトリガコ
ンパレータ１４で判断した出力で矩形波を、基準クロッ
クで同期をとったものである。この信号で入力端子Ｉ20
から入力した信号のサンプリングを行う。
【００１０】まず、具体的手段について述べる。論理設
定手段５というのは、ＣＰＵ等からの指令であり、選択
手段６はマルチプレクサに該当する。タイムベース７で
は、基準クロックを持っており、この基準クロックを分
周などした信号もしくは選択手段６から入力した信号を
サンプリングクロックとして出力する。またタイムベ
ース７において、サンプリングクロックの位相をずら
す動作も行っている。
定手段５というのは、ＣＰＵ等からの指令であり、選択
手段６はマルチプレクサに該当する。タイムベース７で
は、基準クロックを持っており、この基準クロックを分
周などした信号もしくは選択手段６から入力した信号を
サンプリングクロックとして出力する。またタイムベ
ース７において、サンプリングクロックの位相をずら
す動作も行っている。
【００１１】よって選択手段６は複数のトリガ信号〜
から、波形取り込みの開始点を決めるトリガ信号を選
択し、サンプリングクロックとして利用するにあたっ
て、トリガ信号に利用した信号自身を観測するときは、
サンプリングクロックの位相をずらすことによりサンプ
リングクロックの自身の波形も観測できる。７は、コン
トローラで外部クロック、内部クロックの選択を行う。
から、波形取り込みの開始点を決めるトリガ信号を選
択し、サンプリングクロックとして利用するにあたっ
て、トリガ信号に利用した信号自身を観測するときは、
サンプリングクロックの位相をずらすことによりサンプ
リングクロックの自身の波形も観測できる。７は、コン
トローラで外部クロック、内部クロックの選択を行う。
【００１２】
【考案の効果】本考案によれば、外部クロックを入力す
るための外部クロックインターフェイスが不要となり、
また外部クロックの振幅の制限がなくなり、任意のタイ
ミングでサンプリングを行うことができる。尚、ＣＰＵ
等における設定によってはサンプリングクロックとして
利用している信号自身も観測することができるため、複
数の入力信号をすべて観測しつつサンプリングポイント
を確認することができる。
るための外部クロックインターフェイスが不要となり、
また外部クロックの振幅の制限がなくなり、任意のタイ
ミングでサンプリングを行うことができる。尚、ＣＰＵ
等における設定によってはサンプリングクロックとして
利用している信号自身も観測することができるため、複
数の入力信号をすべて観測しつつサンプリングポイント
を確認することができる。
【図１】本考案の構成図である。
【図２】本考案に係るサンプリングの動作を示すタイム
チャートである。
チャートである。
１１，２１，４１ フロントエンド １２，２２，４２ Ａ／Ｄ変換器 １３，２３，４３ メモリ １４，２４，４４ トリガコンパレータ ５ 論理設定手段 ６ 選択手段 ７ タイムベース ８ ＤＳＰ
Claims (1)
- 【請求項１】被測定信号を入力するための複数の入力端
子の各々に対しその入力信号における入力波形の振幅を
増幅あるいは減衰させることで振幅を正規化するための
複数のフロントエンドと、 前記各々のフロントエンドからの信号を入力し下記タイ
ムベースからの信号に基づいてデシタルデータに変換す
る複数のアナログ／デジタル変換器と、 前記各々のアナログ／デジタル変換器からのデジタルデ
ータ出力を格納するための複数のメモリと、 前記各々フロントエンドからの信号があるスレショルド
を超えたか否かを判別しトリガ信号を発生するトリガコ
ンパレータと、 前記複数のトリガコンパレータからのトリガ信号を入力
し、論理設定手段からの信号に基づいてトリガコンパレ
ータからのトリガ信号を選択して出力する選択手段と、 前記選択手段から出力されたトリガ信号を入力し、トリ
ガ信号と内部クロックのどちらかを選択しサンプリング
クロックとして出力するタイムベースと、 前記複数のメモリからの信号を入力し、データ処理を行
うデータプロセッサとを設け、被測定信号を入力するた
めの端子から入力した信号を用いてサンプリングクロッ
クを発生することを特徴とするデジタルオシロスコー
プ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP234492U JP2554471Y2 (ja) | 1992-01-27 | 1992-01-27 | デジタルオシロスコープ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP234492U JP2554471Y2 (ja) | 1992-01-27 | 1992-01-27 | デジタルオシロスコープ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0575675U JPH0575675U (ja) | 1993-10-15 |
| JP2554471Y2 true JP2554471Y2 (ja) | 1997-11-17 |
Family
ID=11526671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP234492U Expired - Lifetime JP2554471Y2 (ja) | 1992-01-27 | 1992-01-27 | デジタルオシロスコープ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2554471Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11431379B1 (en) * | 2021-03-31 | 2022-08-30 | Teradyne, Inc. | Front-end module |
-
1992
- 1992-01-27 JP JP234492U patent/JP2554471Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0575675U (ja) | 1993-10-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |