JPH04274618A - 逐次比較型ａ／ｄ変換装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は逐次変換型Ａ／Ｄ変換装
置に関する。

【０００２】

【従来の技術】図６は従来の逐次比較型Ａ／Ｄ変換装置
の構成を示すブロック図である。図６においてＡ／Ｄ変
換装置６０１　は１０ビットＡ／Ｄ変換装置であり、こ
のＡ／Ｄ変換装置６０１　はマルチプレクサ１０２　、
サンプルホールド１０３　、１０ビットＤ／Ａ変換器１
０４　、比較器１０５　、変換結果格納レジスタ１０９
　、制御部６１０　、アナログ入力端子ＡＩＮ０〜ＡＩ
Ｎ７、変換基準電位入力端子ＶＲＥＦ及び変換終了信号
出力端子ＥＯＣにより構成される。

【０００３】制御部６１０　は比較器１０５　の出力信
号６６４　を入力とし、アナログ入力端子の選択信号６
６７，６６８，６６９　、サンプルホールド信号６６５
　、タイミング信号６６６　及び変換終了信号ＥＯＣを
出力する逐次比較型Ａ／Ｄ変換制御部である。

【０００４】マルチプレクサ１０２　は制御部６１０　
から出力されたアナログ入力端子選択信号６６７，６６
８，６６９　により、アナログ入力端子ＡＩＮ０〜ＡＩ
Ｎ７のうちの１つを選択し、その端子電位を信号６６１
　に出力する。アナログ入力端子選択信号６６７，６６
８，６６９と選択されるアナログ入力端子との関係を下
記表１に示す。

【０００５】サンプルホールド１０３　　は制御部６１
０　　から出力されるサンプルホールド信号６６５　　
が“Ｈ”の期間中信号６６１　　の電位をサンプル、“
Ｌ”の期間中は“Ｈ”の期間中にサンプルした電位をホ
ールドする。サンプルホールド１０３はサンプルホール
ドの結果を信号６６２　　に出力する。Ｄ／Ａ変換器１
０４は制御部６１０　　から出力される１０ビットデー
タ６５０　　のディジタル値をＤ／Ａ変換し、得られた
アナログ値を信号６６３　　に出力する１０ビット分解
能をもつＤ／Ａ変換器である。Ｄ／Ａ変換器１０４　　
は変換基準電位ＶＲＥＦを基準にして変換を行い、１０
ビットデータ６５０　　が３ＦＦＨのときにＶＲＥＦと
同電位を、また０００Ｈのときに接地電位を出力する。 比較器１０５　　は第１の入力信号６６２　　と第２の
入力信号６６３　　とを比較して、信号６６２　　の電
位が信号６６３　　の電位より大きい場合は、信号６６
４　　を“Ｈ”にし、それ以外の場合は“Ｌ”とする。 変換結果格納レジスタ１０９　　は、タイミング信号６
６６が“Ｈ”の期間中、１０ビットデータ６５０　　を
内部レジスタにとり込み、“Ｌ”の期間中、とり込んだ
データを保持する。変換結果格納レジスタ１０９はその
保持内容をＡ／Ｄ変換装置６０１　　の外部に読み出す
ことが可能である。

【０００６】

【表１】

【０００７】次に、Ａ／Ｄ変換装置６０１　の変換動作
について、先ず図７を参照して説明する。図７はＡ／Ｄ
変換装置６０１　の逐次変換動作の一例を示すタイミン
グチャート図である。図７においてＣＬＫは制御部６１
０　内部のクロック信号である。Ａ／Ｄ変換装置６０１
　は１回の変換を期間■〜期間（１１）のＣＬＫ１１周
期の期間で行う。期間■はアナログ入力信号のサンプル
期間である。期間■においてアナログ入力端子選択信号
６６７，６６８，６６９　はいずれも“Ｌ”、サンプル
ホールド信号６６５　は“Ｈ”のため、マルチプレクサ
１０２　は表１に従いアナログ入力端子ＡＩＮ０を選択
し、それを受けてサンプルホールド１０３　はアナログ
入力端子ＡＩＮ０の電位をサンプリングする。以後、期
間■から（１１）では、サンプルホールド信号６６５　
は“Ｌ”となるため、サンプルホールド１０３は期間■
でサンプルした電位をホールドする。

【０００８】期間■から（１１）は逐次変換動作を行う
期間で、帰還回路としてのＤ／Ａ変換器１０４　の出力
電位６６３　とサンプルホールド１０３　からの出力電
位６６２　とが一致するようにＤ／Ａ変換器１０４　の
入力データ６５０　を最上位ビットから順に１ビットず
つ比較設定し、これを最下位ビットまで繰り返している
。

【０００９】逐次比較動作について説明すると、期間■
において、制御部６１０　は入力データ６５０　の最上
位ビットをセットし、その他のビットをリセットする。 入力データ６５０　をうけてＤ／Ａ変換器１０４　は変
換基準電位ＶＲＥＦの１／２のレベルを出力する。比較
器１０５　は第１の入力信号６６２の電位と、第２の入
力信号６６３　の電位とを比較し、比較結果を信号６６
４　に出力する。信号６６４　は第１の入力信号６６２
　の電位が第２の入力信号６６３　の電位以上の場合は
“Ｈ”を出力し、それ以外の場合は“Ｌ”を出力する。 制御部６１０　は比較器１０５　の出力信号６６４　が
“Ｈ”のとき、入力データ６５０　の最上位ビットはセ
ットしたままに、信号６６４　が“Ｌ”のとき、入力デ
ータ６５０　の最上位ビットをリセットする。図７にお
いては、期間■での比較器１０５　の出力信号６６４　
が“Ｈ”となるため、入力データ６５０の最上位ビット
はセットされたままとなる。

【００１０】次に、期間■において、制御部６１０　は
入力データ６５０の最上位ビットを保持したまま、入力
データのビット８をセットする。入力データ６５０　を
うけて、Ｄ／Ａ変換器１０４　の出力電位６６３　は変
化する。以後、期間■と同様に、サンプルホールド１０
３　の出力電位６６２　とＤ／Ａ変換器１０４　の出力
電位６６３　とを比較し、この比較結果よりビット８の
セット又はリセットを行う。図７に示すように、比較器
１０５の出力信号６６４　が“Ｌ”となるため、入力デ
ータ６５０　のビット８はリセットされる。以後、期間
■〜（１１）においても同様に逐次比較を繰り返し、最
終的に期間（１１）でのサンプルホールド１０３　の出
力電位６６２　と、Ｄ／Ａ変換器１０４　の出力電位６
６３　との比較結果より入力データ６５０　の最下位ビ
ットが決定し、１回のＡ／Ｄ変換が終了する。変換終了
に伴い、制御部６１０　は変換終了信号ＥＯＣ及び変換
結果格納レジスタ１０９　の書き込みタイミング信号を
一定期間“Ｈ”とする。

【００１１】以上がＡ／Ｄ変換装置６０１　の１変換の
動作である。制御部６１０　は、１変換ごとにアナログ
入力端子選択信号６６７，６６８，６６９　を図８に示
すように制御するため、表１に従い、アナログ入力端子
ＡＩＮ０からＡＩＮ７を順次変換する。

【００１２】次に、上述したＡ／Ｄ変換装置をマイコン
制御システムに搭載した場合について説明する。

【００１３】マイコン制御システムにおけるＡ／Ｄ変換
装置の主な役割は、制御対象の動作状態を示すアナログ
量をディジタル値に変換してマイコンに取り込むための
インターフェースとしての機能である。マイコン側では
取り込んだ動作状態を示すディジタル値から、制御対象
が制御通り動作しているかを判別し、制御通り動作して
いない場合は、制御対象への帰還制御を行う。

【００１４】マイコン側では以上説明したような一連の
処理を行うために、Ａ／Ｄ変換装置の変換終了信号ＥＯ
ＣによりＡ／Ｄ変換装置用の割り込み処理ルーチンを起
動し、図９のフローチャート図に示す処理をソフトウエ
アで行う。

【００１５】即ち、Ａ／Ｄ変換器をアクセスし（ステッ
プＳＴ１）、変換値を読み出し（ステップＳＴ２）、変
換値と予め設定してある許容値の上限及び下限と比較し
（ステップＳＴ３，４）、変換値が許容範囲内にあるか
否かを判別する。変換値が許容範囲内にある場合は、制
御が正常に行われているとみなし、制御対象に対する制
御をそのまま継続する（ステップＳＴ５）。変換値が許
容範囲外であった場合、制御を正常に戻すために、制御
対象に対して帰還制御を行う（ステップＳＴ６）。

【００１６】なお、本処理ルーチンは割り込み処理で行
われるため、マイコンでは図９の処理以外に割り込み分
岐処理及び割り込みからの復帰処理が伴う。

【００１７】

【発明が解決しようとする課題】しかしながら、通常の
マイコン制御に用いられる制御系は比較的安定であるた
め、制御量が許容値の範囲外となることはまれである。

【００１８】それにも拘らず、従来のＡ／Ｄ変換装置を
使用したマイコンシステムでは、上述のように、Ａ／Ｄ
変換終了時毎にマイコン側で図９に示す許容範囲内か否
かの判別を行う必要があった（ステップＳＴ３，４）。 そして、許容範囲内か否かの判別には、前述の如く、マ
イコン側で割り込み分岐処理、Ａ／Ｄ変換装置より変換
値の読み出し、変換値と許容値の比較及び割り込みから
の復帰処理が伴うため、これがマイコンでの他の処理を
妨げる要因となっていた。このためマイコンのみかけ上
の処理能力の低下をもたらしていた。

【００１９】また、従来のＡ／Ｄ変換装置では、各アナ
ログ入力信号に対するＡ／Ｄ変換の時間的間隔が１回の
変換時間とアナログ入力端子数の積により決定される。 例えば、図６の従来のＡ／Ｄ変換装置において、１回の
変換時間が２０μｓであった場合、８本のアナログ入力
端子を有するため、各アナログ入力信号に対する変換の
間隔は　１６０μｓとなる。よって、このＡ／Ｄ変換装
置を用いたマイコン制御システムではアナログ入力信号
の変化に対する帰還処理の時間差が最悪で　１６０μｓ
となってしまう。このため、これ以上の高速応答を要求
する分野の制御対象に対しては、より高速のＡ／Ｄ変換
装置を用意しなければならなかった。しかし、高速のＡ
／Ｄ変換装置は高価であるため、マイコン制御システム
のコスト上昇をもたらすことになる。

【００２０】

【課題を解決するための手段】本発明に係る逐次比較型
Ａ／Ｄ変換装置は、外部から入力されるアナログ値を一
時蓄えるサンプルホールド回路と、Ｄ／Ａ変換器と、前
記サンプルホールド回路から出力するアナログ値とＤ／
Ａ変換器のアナログ出力値とを比較する比較器と、この
比較器が出力する比較結果から逐次比較値を生成する逐
次比較制御回路と、第１の比較値を生成する第１の比較
値生成手段と、第２の比較値を生成する第２の比較値生
成手段と、前記Ｄ／Ａ変換器の入力値として前記逐次比
較値、前記第１の比較値、及び前記第２の比較値のいず
れかを選択する選択手段とを有し、前記選択手段が前記
第１の比較値を前記Ｄ／Ａ変換器の入力に選択したとき
に前記サンプルホールド回路の出力及び前記Ｄ／Ａ変換
器の出力の比較結果より前記逐次比較制御回路の逐次比
較制御を停止する手段と、前記選択手段が前記第２の比
較値を前記Ｄ／Ａ変換器の入力に選択したときに前記サ
ンプルホールド回路の出力及び前記Ｄ／Ａ変換器の出力
の比較結果より前記逐次比較制御回路の逐次比較制御を
停止する手段と、前記選択手段が前記逐次比較値を前記
Ｄ／Ａ変換器の入力に選択したときに前記逐次比較制御
回路の逐次比較制御を継続する手段とを有することを特
徴とする。

【００２１】

【作用】本発明においては、第１及び第２の比較値とし
て、夫々上限値及び下限値を設定した場合に、選択手段
が、前記第１の比較値を前記Ｄ／Ａ変換器の入力に選択
したときに前記サンプルホールド回路の出力と前記Ｄ／
Ａ変換器の出力との比較結果から前記逐次比較制御回路
の逐次比較制御が停止され、前記第２の比較値を前記Ｄ
／Ａ変換器の入力に選択したときに前記サンプルホール
ド回路の出力と前記Ｄ／Ａ変換器の出力との比較結果か
ら前記逐次比較制御回路の逐次比較制御が停止され、前
記逐次比較値を前記Ｄ／Ａ変換器の入力に選択したとき
に前記逐次比較制御回路の逐次比較制御を継続する。

【００２２】このため、アナログ入力が許容範囲内か否
かをＡ／Ｄ変換装置の内部で判別することができる。こ
れにより、このＡ／Ｄ変換装置をマイコン制御システム
に使用した場合には、マイコン側で変換値の読み出し及
び許容値との比較を行う必要がない。従って、マイコン
処理の負荷低減及び処理能力の向上を図ることができる
。また、許容範囲内であればＡ／Ｄ変換を省略すること
ができ、処理を高速化することができる。

【００２３】

【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。

【００２４】図１は本発明の第１の実施例の構成を示す
ブロック図である。図１においてＡ／Ｄ変換装置１０１
　は１０ビットＡ／Ｄ変換装置で、サンプルホールド１
０３　、１０ビットＡ／Ｄ変換器１０４　、比較器１０
５　、マルチプレクサ１０６　、上限値設定レジスタ１
０７　、下限値設定レジスタ１０８　、変換結果格納レ
ジスタ１０９　、制御部１１０　、アナログ入力端子Ａ
ＩＮ、変換基準電位入力端子ＶＲＥＦ、変換終了信号出
力端子ＥＯＣより構成される。

【００２５】制御部１１０　は比較器１０５　の出力信
号１６４　を入力し、サンプルホールド信号１６５、タ
イミング信号１６６　、変換終了信号１７０　、データ
選択信号１７１，１７２，１７３　、１０ビットデータ
１５０　を出力する逐次比較型Ａ／Ｄ変換制御部である
。サンプルホールド１０３　は制御部１１０　から出力
するサンプルホールド信号１６５　が“Ｈ”の期間中、
信号１６１　の電位をサンプルし、“Ｌ”の期間中にそ
の電位をホールドする。

【００２６】Ｄ／Ａ変換器１０４　は１０ビット分解能
のＤ／Ａ変換器で、マルチプレクサ１０６　で出力され
る１０ビットデータ１５３　のディジタル値をＤ／Ａ変
換し、信号１６３　に出力する。Ｄ／Ａ変換器１０４　
は変換基準電位ＶＲＥＦを基準にして変換を行う。比較
器１０５　は第１の入力信号１６２と、第２の入力信号
１６３との電位を比較し、その比較結果を信号１６４　
に出力する。第１の入力信号１６２　の電位が第２の入
力信号１６３　の電位以上の場合、信号１６４　は“Ｈ
”になり、第１の入力信号の電位１６２　が第２の入力
信号１６３　の電位より小さい場合、信号１６４　は“
Ｌ”になる。変換結果格納レジスタ１０９　はタイミン
グ信号１６６　が“Ｈ”の期間中、１０ビットデータ１
５０　を内部のレジスタに書き込み、“Ｌ”の期間中そ
の値を保持する。変換結果格納レジスタ１０９　の値は
Ａ／Ｄ変換装置１０１　の外部へ読み出すことが可能で
ある。

【００２７】上限値設定レジスタ１０７　はＡ／Ｄ変換
装置１０１　の外部から書き込み可能な１０ビット幅の
レジスタで、レジスタの値を常に１０ビットデータ１５
１　に出力している。下限値設定レジスタ１０８はＡ／
Ｄ変換装置１０１　の外部から書き込み可能な１０ビッ
ト幅のレジスタで、レジスタの値を常に１０ビットデー
タ１５２　に出力している。マルチプレクサ１０６　は
データ選択信号１７１，１７２，１７３により、１０ビ
ットデータ１５０，１５１，１５２　の中から１つを選
択し、１０ビットデータ１５３　として出力する。なお
、データ選択信号１７１，１７２，１７３　とこのマル
チプレクサ１０６において選択されるデータとの関係を
下記表２に示す。

【００２８】

【表２】

【００２９】次に、本実施例のＡ／Ｄ変換装置の動作に
ついて説明する。本実施例のＡ／Ｄ変換装置は上限値設
定レジスタ１０７　にアナログ入力ＡＩＮに対する許容
値の上限値を、下限値設定レジスタ１０８　にアナログ
入力ＡＩＮに対する許容値の下限値を設定することで、
Ａ／Ｄ変換装置自身が変換時にアナログ入力と許容値と
を比較し、許容値範囲外のときにのみ実際にＡ／Ｄ変換
を行っている。

【００３０】アナログ入力値が許容値内か、又は許容値
外かの判断はアナログ入力値と上限値設定レジスタ１０
７との比較、及びアナログ入力値と下限値設定レジスタ
１０８との比較の２つの処理で行われる。以下に上述の
２つの処理の動作について説明する。 （ａ）アナログ入力値と上限値設定レジスタとの比較ア
ナログ入力値と上限値設定レジスタ１０７の比較時、制
御部１１０　はデータ選択信号１７１，１７３　を“Ｌ
”に、データ選択信号１７２　を“Ｈ”にする。データ
選択信号１７１，１７２，１７３　の状態をうけてマル
チプレクサ１０６　は前記表２に示すようにデータ１５
１　を出力する。　従って、Ｄ／Ａ変換器１０４　には
上限値設定レジスタ１０７　の値が伝送され、比較器１
０５　はアナログ入力値と上限値設定レジスタ１０７　
のＤ／Ａ変換値との比較を開始する。比較の結果は信号
１６４　に出力される。制御部１１０　は信号１６４　
が“Ｈ”のとき、アナログ入力値が許容上限値を超えて
いるとみなし、信号１６５　が“Ｌ”のときはアナログ
入力値が許容上限値以下であるとみなす。 （ｂ）アナログ入力値と下限値設定レジスタとの比較ア
ナログ入力値と下限値設定レジスタ１０８の比較時、制
御部１１０　はデータ選択信号１７１，１７２　を“Ｌ
”に、データ選択信号１７３　を“Ｈ”にする。データ
選択信号１７１，１７２，１７３　の状態を受けてマル
チプレクサ１０６　は前記表２に示すようにデータ１５
２　を出力する。従って、Ｄ／Ａ変換器１０４　には下
限値設定レジスタ１０８　の値が伝送され、比較器１０
５　はアナログ入力値と下限値設定レジスタ１０８　の
Ｄ／Ａ変換値との比較を開始する。比較の結果は信号１
６４　に出力される。制御部１１０　は信号１６４　が
“Ｈ”のとき、アナログ入力値が許容下限値を超えてい
るとみなし、信号１６５　が“Ｌ”のとき、アナログ入
力値が許容下限値以下であるとみなす。

【００３１】以上がアナログ入力値と上限値設定レジス
タ１０７との比較及びアナログ入力値と下限値設定レジ
スタ１０８との比較であり、前記２つの比較結果より本
発明のＡ／Ｄ変換装置は図２、図３及び図４に示す３種
類の動作状態をもつ。ここで、予め上限値設定レジスタ
１０７　に３００Ｈが、下限値設定レジスタ１０８　に
１８０Ｈが設定されているとする。

【００３２】図２は本実施例のＡ／Ｄ変換装置１０１　
の第１の動作状態である。図２においては、期間■でサ
ンプルホールド信号１６５　を“Ｈ”としてアナログ入
力端子ＡＩＮの電位をサンプルする。期間■ではデータ
選択信号１７１，１７３　が“Ｌ”、信号１７２が“Ｈ
”となるため、前述（ａ）の如く、データ１５３　には
上限値設定レジスタ１０７の値３００Ｈが設定される。 期間■でサンプルしたアナログ入力端子ＡＩＮの電位と
Ｄ／Ａ変換器１０４の出力電位との比較の結果、信号１
６４　は“Ｌ”となったため、制御部１１０　はアナロ
グ入力値が許容上限値以下であるとみなす。期間■でア
ナログ入力値が許容上限値以下であったため、制御部１
１０　は期間■でデータ選択信号１７１，１７２　を“
Ｌ”に、データ選択信号１７３　を“Ｈ”に設定する。 従って、前述（ｂ）の如くデータ１５３　には下限値設
定レジスタ１０８　の値１８０Ｈが設定される。期間■
でサンプリングしたアナログ入力端子ＡＩＮの電位とＤ
／Ａ変換器の出力電位との比較の結果は“Ｈ”となった
ため、制御部１１０　はアナログ入力値が許容下限値よ
り大きいとみなす。期間■及び期間■での比較の結果か
ら、アナログ入力値は許容範囲内にあるため、逐次変換
動作を行わないで１回の処理を終了する。

【００３３】図３は本実施例のＡ／Ｄ変換装置１０１　
の第２の動作状態を示す。図３の期間■は、図２と同様
で、アナログ入力端子ＡＩＮの電位をサンプルし、期間
■で上限値設定レジスタ１０７　の値３００Ｈと比較を
行う。比較の結果、信号１６４　は“Ｈ”となったため
、制御部１１０　はアナログ入力値が許容上限値を超え
ているとみなし、制御部１１０　はここで比較動作を終
了し、期間■から期間（１２）においてアナログ入力値
のＡ／Ｄ変換を行う。

【００３４】図４は本実施例のＡ／Ｄ変換装置１０１　
の第３の動作状態である。図４において、期間■におけ
るアナログ入力値のサンプル動作及び期間■における比
較動作は図２の場合と同様であり、期間■でも同様に下
限値設定レジスタ１０８　の値１８０Ｈとの比較を行う
。比較の結果、信号１６４は“Ｌ”となったため、制御
部１１０　はアナログ入力値が許容下限値以下であると
みなす。期間■でアナログ入力値が許容範囲外であった
ため、期間■から期間（１３）でアナログ入力値のＡ／
Ｄ変換を行う。以上説明したように、本実施例のＡ／Ｄ
変換装置はＡ／Ｄ変換装置内部でアナログ入力値が許容
範囲内であるか否かを判断することが可能であり、許容
範囲の上限値及び下限値が任意に設定可能である。この
ためＡ／Ｄ変換装置をマイコン制御システムで用いる場
合、従来マイコン側で行っていた許容範囲の判別を省略
できる。

【００３５】次に、図５を参照して、本発明の第２の実
施例について説明する。図５において、Ａ／Ｄ変換装置
５０１　は１０ビットＡ／Ｄ変換装置であり、マルチプ
レクサ５０２、サンプルホールド１０３　、１０ビット
Ｄ／Ａ変換器１０４　、比較器１０５　、マルチプレク
サ１０６　、上限値設定レジスタ群５０７　、下限値設
定レジスタ群５０８　、変換結果格納レジスタ１０９　
、制御部５１０　、アナログ入力端子ＡＩＮ０〜ＡＩＮ
７、変換基準電位入力端子ＶＲＥＦ、変換終了信号出力
端子ＥＯＣから構成される。ここで、サンプルホールド
１０３　、１０ビットＤ／Ａ変換器１０４　、比較器１
０５　、マルチプレクサ１０６　、変換結果格納レジス
タ１０９　は第１の実施例と同様である。マルチプレク
サ５０２　は制御部５１０　が出力するアナログ入力端
子選択信号５６７，５６８，５６９　によりアナログ入
力端子ＡＩＮ０〜ＡＩＮ７のいずれか１つの端子を選択
し、その端子電位を信号５６１　に伝送する。

【００３６】上限値設定レジスタ群５０７　は内部に８
つの１０ビットレジスタをもち、アナログ入力端子選択
信号５６７，５６８，５６９　により１つのレジスタを
選択し、そのレジスタ値をデータ５５１　に出力する。 下限値設定レジスタ群５０８　も内部に８つの１０ビッ
トレジスタをもち、アナログ入力端子選択信号５６７，
５６８，５６９　により１つのレジスタを選択し、その
レジスタの値をデータ５５２　に出力する。上限値設定
レジスタ群５０７の内部の８つのレジスタをＲＥＧ１０
〜ＲＥＧ１７とし、下限値設定レジスタ群５０８の内部
の８つのレジスタをＲＥＧ２０〜ＲＥＧ２７とした場合
のアナログ入力端子選択信号５６７，５６８，５６９　
と、上限値設定レジスタ群５０７から選択されるレジス
タと、下限値設定レジスタ群５０８から選択されるレジ
スタと、選択されるアナログ入力端子との関係を下記表
３に示す。

【００３７】

【表３】

【００３８】本実施例が第１の実施例と相違する点は、
第１の実施例のＡ／Ｄ変換装置が１入力チャネル型だっ
たのに対し、本実施例はこれを多入力チャネル型Ａ／Ｄ
変換装置に適用した点である。本実施例ではアナログ入
力端子ＡＩＮ０〜ＡＩＮ７の夫々に上限値設定レジスタ
及び下限値設定レジスタを用意しているため、各アナロ
グ入力端子に対して別々の許容範囲を設定できる。

【００３９】

【発明の効果】以上説明したように本発明に係るＡ／Ｄ
変換装置は、Ａ／Ｄ変換装置内部でアナログ入力が許容
範囲内か又は許容範囲外かを判別し、許容範囲内であれ
ばそのアナログ入力に対するＡ／Ｄ変換を行わないとい
う機能をもっている。従って、従来のＡ／Ｄ変換装置の
ようにマイコン制御システムで使用した場合、毎回マイ
コン側で変換値の読み出し及び許容値との比較を行う必
要がない。このため、マイコンの処理に対する負荷を低
減することができ、マイコンの処理能力の向上を図るこ
とができる。また、許容範囲内であればＡ／Ｄ変換を省
き、別のアナログ入力信号に対する処理に移行できるた
め、従来のように、毎回Ａ／Ｄ変換を行っていた場合よ
りも高速に許容範囲外のアナログ入力信号の発見とそれ
に対する帰還制御を行うことが可能である。

【００４０】従って、本発明に係るＡ／Ｄ変換装置を使
用することによって、マイコン制御システムは従来のも
のより大幅に制御能力の向上を図ることができるという
優れた効果を奏する。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るＡ／Ｄ変換装置を
示すブロック図である。

【図２】同じくそのＡ／Ｄ変換装置の動作を示すタイミ
ングチャート図である。

【図３】同じくそのＡ／Ｄ変換装置の動作を示すタイミ
ングチャート図である。

【図４】同じくそのＡ／Ｄ変換装置の動作を示すタイミ
ングチャート図である。

【図５】本発明の第２の実施例に係るＡ／Ｄ変換装置を
示すブロック図である。

【図６】従来のＡ／Ｄ変換装置を示すブロック図である
。

【図７】同じくこの従来のＡ／Ｄ変換装置の動作を示す
タイミングチャート図である。

【図８】同じくこの従来のＡ／Ｄ変換装置の動作を示す
タイミングチャート図である。

【図９】従来のマイコンにおける処理プログラムを示す
フローチャート図である。

【符号の説明】

１０１，５０１，６０１　；Ａ／Ｄ変換装置１０３　；
サンプルホールド １０４　；Ｄ／Ａ変換器 １０５　；比較器 １０６　；マルチプレクサ １０７　；上限値設定レジスタ １０８　；下限値設定レジスタ １０９　；変換結果格納レジスタ １１０，５１０，６１０；制御部 １５０，１５１，１５２，１５３，５５０，５５１，５
５２，５５３，６５０；１０ビットデータ ５０２，６０２　；マルチプレクサ ５０７　；上限値設定レジスタ群 ５０８　；下限値設定レジスタ群 ５６１，６６１　；マルチプレクサの選択出力１６２，
５６２，６６２　；サンプルホールド１０３　の出力１
６３，５６３，６６３　；Ｄ／Ａ変換器１０４　の出力
１６４，５６４，６６４　；比較器１０５　の出力１６
５，５６５，６６５　；サンプルホールド信号１６６，
５６６，６６６　；タイミング信号１７１，１７２，１
７３，５７１，５７２，５７３　；データ選択信号５６
７，５６８，５６９，６６７，６６８，６６９　；アナ
ログ入力端子選択信号ＡＩＮ，ＡＩＮ０，ＡＩＮ１，Ａ
ＩＮ２，ＡＩＮ３，ＡＩＮ４，ＡＩＮ５，ＡＩＮ６，Ａ
ＩＮ７；アナログ入力端子 ＶＲＥＦ；変換基準電位入力端子 ＥＯＣ；変換終了信号出力端子 ＣＬＫ；内部クロック信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　外部から入力されるアナログ値を一時
   蓄えるサンプルホールド回路と、Ｄ／Ａ変換器と、前記
   サンプルホールド回路から出力するアナログ値とＤ／Ａ
   変換器のアナログ出力値とを比較する比較器と、この比
   較器が出力する比較結果から逐次比較値を生成する逐次
   比較制御回路と、第１の比較値を生成する第１の比較値
   生成手段と、第２の比較値を生成する第２の比較値生成
   手段と、前記Ｄ／Ａ変換器の入力値として前記逐次比較
   値、前記第１の比較値、及び前記第２の比較値のいずれ
   かを選択する選択手段とを有し、前記選択手段が前記第
   １の比較値を前記Ｄ／Ａ変換器の入力に選択したときに
   前記サンプルホールド回路の出力及び前記Ｄ／Ａ変換器
   の出力の比較結果より前記逐次比較制御回路の逐次比較
   制御を停止する手段と、前記選択手段が前記第２の比較
   値を前記Ｄ／Ａ変換器の入力に選択したときに前記サン
   プルホールド回路の出力及び前記Ｄ／Ａ変換器の出力の
   比較結果より前記逐次比較制御回路の逐次比較制御を停
   止する手段と、前記選択手段が前記逐次比較値を前記Ｄ
   ／Ａ変換器の入力に選択したときに前記逐次比較制御回
   路の逐次比較制御を継続する手段とを有することを特徴
   とする逐次比較型Ａ／Ｄ変換装置。