JPH02148918A - Ａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はＡ／Ｄ変換器に関するものである。

〔従来の技術〕

従来例として例えば、マイクロコンピュータに内蔵され
たＡ／Ｄ変換器を説明する。第２図は従来のＡ／Ｄ変換
器を示すブロック図で、このＡ／Ｄ変換器はＡ／Ｄ変換
としての機能の他に、コンパレータとしての機能も合せ
持ったものである。

図において、（１）はタイミング信号発生部で、初段は
入力がＨレベルに固定され、出力がＡＮＤゲート（８）
に入力され、リセット入力に制御信号リセットが、クロ
ック入力に信号ＯＫが接続されたＤフリップフロップ（
２）（以下Ｄ−ＦＷと呼ぶ）、及び入力の１つが前記Ｄ
−ＦＦ２に、他の入力が制御信号艶の反転信号に接続さ
れたＡＮＤゲート（８）よシ構成され、２段自以降は前
記前段の出力を入力上するＤ−Ｆ’Ｆからなシ、合計８
段によって構成されている。

（９）はスイッチツリー回路α０を制御するスイッチツ
リー制御部で、初段は入力を信号ＯＫと、前記タイミン
グ信号発生部（１）の初段出力と、コンパレータ回路α
υの出力とするＮＡＮＤゲート（４）、及びすセット入
力に前記ＮＡＮＤゲート（４）の出力、コンパレータモ
ードレジスタα４の７ビツト目の出力Ｓ７を持ち、セッ
ト入力に前記コンパレータモードレジスタａ４の７ビツ
ト目の反転出力Ｓ７、ＡＮＤゲート（９）の出力を持つ
九セットリセットフリップフロップ（６）（以下５ＲＦ
Ｐと呼ぶ）からなシ、２段目は入力の１つが信号ＯＫ、
他の１つが前記タイミング信号発生部（１）の出力の内
、前段である初段出力が接続されるＮＡＮＤゲート（６
）、及び、信号ＯＫ、前記タイミング信号発生部（１）
の２段目出力。

コンパレータ回路０υの出力を入力とするＮＡＮＤゲー
）　（８）　、及びリセット入力に前記ＮＡＮＤゲート
（８）の出力、前記ＡＮＤゲーＨ１８１の出力、前記コ
ンパレータモードレジスタＣ１４１の６ビツト目出力Ｓ
６が入力され、セット入力に前記ＮＡＮＤゲート（５１
出力、前記コンパレータモードレジスタＩの６ビツト目
の反転出力Ｓ６が入力された５Ｒ−ＦＰ７により構成さ
れ、３段目以降は２段目と同様であわ、合計８段によ多
構成されている。

叫はスイッチツリー回路で、前記スイッチツリー制御回
路（９）からの８ビツトデジタルデータを入力し、それ
に応じたアナログ値をコンパレータ回路０υに出力する
。

Ｕは制御信号■の状態により、制御信号スタートを禁止
するＮＡＮＤゲートである。（１９は入力に前記タイミ
ング信号発生部（１）の最終段出力、信号ＣＫを持つＡ
ＮＤゲートである。

０Ｊは制御信号Ｑｏの状態により前記ＡＮＤゲートα９
の出力か、又は前記タイミング信号発生部（１）の出力
Ｔ１かを選択するセレクタ回路で、動作はＳ＝ＯでＡｔ
−８＝１でＡを選択するものとする。Ｃ３は前記セレク
タ回路０の出力とＡ／Ｄ変換開始信号を入力とし、制御
信号スタート、制御信号リセットを発生する制御部であ
る。

化は制御信号Ｑ１の状態によりコンパレータ回路（１１
）の出力を制御するフラグ回路で、その内部回路を第３
図に示す。

ｔ１？）は制御信号Ｑｏの状態により前記ＡＮＤゲート
住９の出力か、前記フラグ回路ｑｅの出力かを出力する
セレクタ回路で、その出力はフラグとして振るまい、動
作は前記セレクタ回路（１３と同様である。α９は基準
クロックを入力し、前記制御部ａｚよシ出力される制御
信号リセットを受け、信号ＯＫを出力するＯＫ発生回路
である。Ｉはコンパレータモードレジスタで、８ビツト
により構成され、制御信号ＱＯ；１の時のみ書き込まれ
た内容を出力し、制御信号ＱＯ＝０の時は全出力（反転
出力も含む）が１を出力するものとする。

αυはコンパレータ回路で、入力電圧と前記スイッチツ
リー回路のアナログ出力を比較する。

次に動作について説明する。第２図Ａ／Ｄ変換器は通常
の遂次近似方式Ａ／Ｄ変換としての機能の他に、コンパ
レータとしての機能がある。最初にＡ／Ｄ変換モードの
場合について第４図のタイミングを基に説明する。

まず、制御信号ＱＯＷＯとしておき、Ａ／Ｄ変換開始信
号を発生させる。よって制御部Ｃ１ｚは制御信号リセッ
ト、スタートを発生する（第４図（Ｃ１、（ｄｌ　）。

この制御信号リセツ）ＫよｆｉＯＫ発生回路口３が動作
し、信号ＯＫを発生する（第４図（ｂ））。よってタイ
ミング信号発生回路（１）はＴｌ−Ｔ’ｓ　ｆ発生する
（第４図（ｅｌ〜（ｇ）　）　、制御信号スタートによ
り、スイッチツリー制御部（９）は’１０００００００
“を出力する。

これによυスイッチツリー回路ααは’　１０００００
００’に応じた比較電圧値をコンパレータ回路（１１）
に出力する。このコンパレータ回路〔υはスイッチツリ
ー回路（至）の出力と入力電圧を比較し、その結果をス
イッチツリー制御部（９）に出力する。よって、ＴＩの
タイミングでは入力〉比較電圧であったならば、スイッ
チツリー制御部（９）は′″１１００００００’を出力
し、入力〈比較電圧ならば’　０１００００００“を出
力する。

シ この動作をＴ１〜Ｔ８までビットを変えて繰返す事によ
り、８ビツトの遂次近似方式Ａ／Ｄ変換が行われる。Ｔ
８まで終了すると、ＡＮＤゲー）Ｃ１５）は終了信号を
発生し、セレクタ回路（１３１はＱＯ＝Ｏであるので、
制御部Ｑ３に対し終了信号を出力する。これにより、制
御信号リセットはアクティブになり初期状態に戻る。ま
た、ＡＮＤゲートｒ１５１の出力（終了信号）はＱｏ＝
Ｏであゐため、セレクタ回路（１つによシフラグとして
出力する。Ａ／ＤＪ換結果はスイツチツリー制御部（９
）の出力を読む事によシ判る。

次にコンパレータモードの場合について説明する。ます
、制御信号ＱＯ＝１とし、コンパレータモードレジスタ
α滲に比較値を入力して置く。通常モードと同様にして
、Ａ／Ｄ変換開始信号により制御信号リセット、スター
トを発生する。制御信号リセットによりＯＫ発生回路ａ
秒が動作し、信号ＣＫを発生する。この時、制御信号ス
タートはＮＡＮＤゲーＺｔＳによシ禁止されるため、ス
イッチツリー制御部（９）はコンパレータモードレジス
タ０４１に書かれた内容を出力する事になる。すなはち
、スイッチツリー回路（至）はコンパレータモードレジ
スタＩに応じた比較電圧をコンパレータ回路αυに出力
し、コンパレータ回路αυは入力電圧と比較する。

この比較結果はフラグ回路σ均において制御信号Ｑｌに
より制御され、セレクタ鰭を通じてフラグを立てる。Ｑ
Ｉ　Ｗ　１ならば、比較〈入力、Ｑｌ　＝　０ならば比
較〉入力の時にフラグが立つ事になる。次にＴ１が発生
する事により、セレクタ回路（１３はＱＯ＝１のため、
制御部（１２１Ｋ　Ｔｌを出力する。これにより制御部
ａｚは制御信号リセットをアクティブにし、初期状態に
戻る。また、ＡＮＤゲート（８）のためＴ２以降は発生
されない。

〔発明が解決しようとする課題〕

従来のＡ／Ｄ変換器は以上の様に構成されていたので、
例えば入力電圧がある範囲内に入っている事を確認する
には少なくとも次の手順を踏まねばならない。まず、コ
ンパレータモードレジスタに下側のレベルを書き、コン
パレータモードでフラグを確認する事によυ、入力が下
側レベル以上である事を確認する。次に、コンパレータ
モードレジスタに上側レベルを書き、コンパレータモー
ドでフラグを見て、上側レベル以下である事を確認する
。

これによシ、ソフトウェアの負荷も大きくなり、結果が
わかるまでの時間もかかるという問題点があった。

この発明は上記の様な問題点を解消するためになされた
もので、入力がある範囲に入っている事を確認するのに
ソフトウェアの負荷を小さくすると共に、判定時間を短
縮できるＡ／Ｄ変換器を得る事を目的とする。

〔課題を解決するための手段〕

この発明におけるＡ／Ｄ変換器はコンパレータモードレ
ジスタを２つ持つとともに、連続して比較を行う手段を
持たせたものである。

〔作用〕

この発明におけるＡ／Ｄ変換器はコンパレータモードレ
ジスタを２つ持ち、連続して比較を行う事により、入力
がある範囲内にある事を判定するためのソフトウェアの
負荷の軽減および判定時間の短縮が図れる。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、（１）はタイミング信号発生部で、初段は
入力がルベルに固定され、出力がＡＮＤゲート（８）に
入力され、リセット入力に制御信号リセットが、クロッ
ク入力に信号ＯＫが接続されたＤ　　Ｆ　Ｆ　（２）　
ｒ及び入力の１つが前記Ｄ−ＦＦ（２）、他の入力が制
御信号ＱＯの反転信号に接続されたＡＮＤゲート（８）
よ多構成され、２段目はＡＮＤゲート器の入力の１つが
制御信号Ｑ２の反転信号に接続される以外は１段目の構
成と同じであり、３段目以降は前段の出力が入力とされ
るＤ　−Ｆ　Ｆ’（２）からなシ、合計８段により構成
されている。

（９）はスイッチツリー回路αＱを制御するスイッチツ
リー制御部で、内部構成は前記従来のものと同様である
。

叫はスイッチツリー回路で、スイッチツリー制御部（９
）からの８ビツトデジタルデータを入力し、入力に応じ
たアナログ値をコンパレータ回路αυに出力する。

α秒は制御信号ＱＯの状態によυ、制御信号スタートを
禁止するＮＡＮ′ＤＡ／Ｄ変換器ｔｌＳＩは入力に前記
タイミング信号発生部（１）の最終段出力、信号ＯＫを
持つＡＮＤゲートである。（１３は制御信号Ｑｏの状態
によりＡＮＤゲート住９の出力か、又はセレクタ回路器
の出力かを選択するセレクタ回路であシ、動作は従来の
ものと同じである。ｕｚはセレクタ回路Ｑ３の出力とＡ
／Ｄ変換開始信号を入力とし、制御信号スタート、制御
信号リセットを発生する制御部である。αθは制御信号
Ｑ１の状態によシコンパレータ回路０υの出力を制御す
るフラグ回路である。θはコンパレータ回路０υの出力
を受け、Ｔｌの立上りで′１“レベルであり、　Ｔｘの
立上シにおいては′″０＃０＃レベル事を検出する検出
回路である。

ｃ！４）は制御信号Ｑ２の状態により前記フラグ回路（
１均か、又は前記検出回路（ハ）の出力を選択するセレ
クタ回路で、動作は前記セレクタ回路αＱと同様である
。

卸は制御信号ＱＯの状態によυ前記ＡＮＤゲート（ＩＳ
Ｏ出力か、又は前記セレクタ回路（２４１の出力を選択
するセレクタ回路で、その出力はフラグとして振るまい
、動作は前記セレクタ回路αりと同様である。

のは制御信号Ｑ２の状態により、前記タイミング信号発
生部（１）中の初段か、又は２段目のＤ−ＦＦ出力を選
択して前記セレクタ回路１３）に出力するセレクタ回路
である。α値は基準クロックを入力し、制御部ｕｚより
出力される制御信号リセットを受け、信号ＯＫを出力す
るＯＫ発生回路である。

■、■はコンパレータモードレジスタで、それぞれ８ビ
ツトによ多構成され、制御信号ＱＱ＝１の時のみ書き込
まれた内容を出力し、Ｑ２＝０の時は全出力（反転出力
も含む）が１を出力するものとする。説明上α滲をレジ
スタＨ，（２ＧをレジスタＬとす↓ る。（２１１はＴ１信号の状態により、前記レジスタα
を。

レジスタＬ（２Ｇの出力を選択するレジスタで、動作は
前記セレクタ■と同様である。

尚、第１図中、前記従来のものと同一あるいは相当する
部分は同一符号で示しである。

次に動作について説明する。特定の範囲内に入っている
事を確認するモードを例えば範囲内モードと呼ぶ。

即ち範囲内モードにするにはまず、制御信号ＱＯ＝Ｑ２
＝１とし、レジスタＨ（１４）に上限レベルを設定しレ
ジスタＬ（２Ｇに下限レベルを設定する。Ａ／Ｄ変換開
始信号により、制御部ａｚは制御信号リセット、スター
トを発生する。制御信号リセットによシ、ＯＫ発生回路
住９が動作し、信号ＯＫを発生する。この時、制御信号
スタートはＮＡＮＤゲートαＳのため、スイッチツリー
制御部（９）に入力されずレジスタＨ（１４１の内容に
よる比較電圧をスイッチツリー回路叫はコンパレータ回
路αυに出力し、入力との比較が行われる。次にＴ１が
立つとセレクタＣａ１ｌによシ、スイッチツリー制御部
（９）は、レジスタＬ■の内容を出力するため、今度は
、入力とレジスタＬの内容との比較が行われる。Ｔ２が
立つとセレクタ器及びセレクタ（１３を通じて入力され
、制御信号リセットをアクライブにし、初期状態に戻る
。

検出回路ωの動作によシ、１回目のフンバレート結果（
Ｔｌの立上時）が比較〉入力、２回目のコンパレート結
果（Ｔ２の立上時）が比較く入力の時のみセレクタ■、
　Ｃ１７）を通じてフラグが立つ事になる。

また、Ｔｓ　（図示せず）以降は、ＡＮＤゲート（至）
のため発生されない。

また、通常のＡ／Ｄモードやコンパレータモードでは制
御信号Ｑ２＝０としておけば、従来例と同様の動作を行
う。

尚、上記実施例では範囲内モードにおいては、範囲に入
っている時にフラグが立つようにした説明をしたが、範
囲外の時にフラグが立つ様にしてもよい。

〔発明の効果〕

以上の様にこの発明によれば、コンパレータモードを有
するＡ／Ｄ変換器において、比較用レジスタを２つ備え
２回連続してコンパレータ動作する手段を有する様に構
成したので、入力がある範囲内にある事を判定する時、
ソフトフェアの負荷を軽減できるとともに又、判定時間
も短縮する事ができる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるＡ／Ｄ変換器を示す
ブロック図、第２図は従来のＡ／Ｄ変換器を示すブロッ
ク図、第３図は第２図のフラグ回路を示す回路図、第４
図は従来のＡ／Ｄモードの動作を説明するタイミング図
である。 （１）・・・タイミング信号発生部、（９）・・・スイ
ッチツリー制御部、αＱ・・・スイッチツリー回路、α
υ・・・コンパレータ回路、ＣＩり・・・制御部、■・
・・コンパレータモードレジスタＨ％■・・・コンパレ
ータモードレジスタし、■、（２）・・・セレクタ回路
、■・・・検出回路、■・・・ＡＮＤゲート。 なお、 図中、 同一符号は同一 または相当部分 を示す。 代 理 人 大 岩 増 雄 第２図 手 続 補 正 書（自発） 第３図 １、事件の表示 特願昭６３−３０２８４５号 ２、発明の名称 Ａ／Ｄ変換器 ３、補正をする者 代表者 士 −じ１ 岐 守 哉 ４、代、理 人 補正の対象 明細書の発明の詳細な説明の欄。 補正の内容 （１）明細書の第３頁第１７行にｒ　５Ｒ−ＦＦ７　Ｊ
とあるのをｒ　５Ｒ−ＦＦ（７）　Ｊに訂正する。 以 上

Claims (1)

【特許請求の範囲】
1. コンパレータ回路と、このコンパレータ回路に比較電圧
   を与えるスイッチツリー回路と、このスイッチツリー回
   路を制御するスイッチツリー制御回路と、このスイッチ
   ツリー制御回路にタイミングを与えるタイミング信号発
   生回路と、前記スイッチツリー制御回路に直接データを
   書き込む事が可能なレジスタ回路と、前記回路群を制御
   する制御回路を備え、遂次近似方式Ａ／Ｄ変換としても
   またコンパレータとしての機能も有するＡ／Ｄ変換器で
   あつて、前記レジスタ回路を２つ有し、特定モードにお
   いては前記レジスタ回路群の内容からなる比較電圧と入
   力電圧を順に比較する様にした事を特徴とするＡ／Ｄ変
   換器。